JPH083790B2 - 命令サイクル中のアクティブ期間決定アレイを備える、マイクロプロセッサ用命令シ−ケンサ - Google Patents

Description

【発明の詳細な説明】 本発明は、複合集積回路、さらに詳細には、所定の単
一の機能だけでなく、多様な機能を実行することのでき
る回路の集合体であるマイクロプロセッサに関するもの
である。実行する機能は、コード化された信号としてマ
イクロプロセッサに入力される命令により決まる。この
マイクロプロセッサの入力にはデータも入力されるが、
このデータに対して行う複雑な数値計算の順序は、この
ようにして入力された一連の命令により決定する。

命令は、１つ入力されるごとに命令レジスタに記憶さ
れて、この命令に対応する操作が行われている間その記
憶が保持される。命令シーケンサは、出力に接続された
複数のコマンド線に現れる命令信号群を所定の１つの命
令、すなわち所定の２値信号群に対応させる機能があ
る。各コマンド線は論理ゲート、レジスタまたはそれ以
外の回路素子に接続されている。従って、各命令はマイ
クロプロセッサの回路素子群に対して一意的に作用す
る。命令シーケンサの役割は、命令をマイクロプロセッ
サの各部分へのコマンド信号に変換することである。

このため、命令シーケンサにはまずデコード機能が備
わっている。すなわち、２値信号群（命令）がコマンド
信号群に変換される。各命令により一般に複数のコマン
ド線がアクティブにされる。これとは逆に、同一の１本
のコマンド線は複数の互いに異なる命令によりアクティ
ブにすることができる。

しかし、命令シーケンサはさらに、アクティブ期間を
決定する機能を有する必要がある。例えば、命令が１つ
実行されると論理ゲートが開き、次いでレジスタにデー
タが記憶されるといった具合に順序が決定される。従っ
て、命令シーケンサが発生するコマンド信号は、単一の
アクティブ期間ではなく複数のアクティブ期間からなる
論理系列に従って出力される必要がある。

一般に命令シーケンサが、命令デコード回路と、その
後段に接続され、この命令デコード回路からの信号をア
クティブにするアクティブ期間決定回路とを備えるのは
このような理由による。

本発明は、特に、マイクロプロセッサのコマンド線を
アクティブにするアクティブ期間を決定する回路の構成
に関する。

アクティブ期間決定回路の一般的な構成方法は、命令
デコード回路の出力にそれぞれANDゲートまたはORゲー
ト（場合によってはNANDゲートやNORゲートのほうが好
都合の場合もある）を接続する方法である。各論理ゲー
トには、命令デコード回路の出力ならびに１つの命令サ
イクル中のいろいろなアクティブ期間に対応する信号が
入力される。これら一群の論理ゲートの出力はコマンド
線を構成する。各コマンド線は、所定のアクティブ期間
においてアクティブにされる。

アクティブ期間決定回路のサイズを小さくするため
に、また、命令デコード回路の出力と命令シーケンサ自
体の出力の間のトポロジカルな配線が簡単になるよう
に、しかも、製作が難しくなることはないようにするた
め、本発明では、特に簡単なアレイ形式のアクティブ期
間決定回路を提案する。

本発明によれば、命令を表す２値信号のデコード回路
と、マイクロプロセッサの複数個の機能を制御するため
の、１命令サイクル中の所定のアクティブ期間にのみア
クティブにされる信号をアクティブ化するアクティブ期
間決定回路とを主構成要素とし、上記命令信号用の複数
の入力と上記制御信号用の複数の出力とを備えるマイク
ロプロセッサ用命令シーケンサであって、アクティブ期
間決定回路は主としてマトリクス状に配置されたトラン
ジスタアレイからなり、行と列の全交点にトランジスタ
が配置され、同一の行のトランジスタは命令デコード回
路の該行に対応する出力とアクティブ期間決定回路の該
行に対応する出力との間に直列に配置され、同一の列の
トランジスタは所定の１つのアクティブ期間に対応する
１つの信号によりすべて同時に制御され、他の列のトラ
ンジスタは他のアクティブ期間に対応する信号により制
御され、所定数のトランジスタはデプレッション型であ
って該デプレッション型トランジスタは該デプレッショ
ン型トランジスタの属する列に入力される制御信号に無
関係に導通状態となり、所定数のトランジスタは非デプ
レッション型であって、該非デプレッション型トランジ
スタは該非デプレッション型トランジスタの属する列に
対応するアクティブ期間の間のみ導通状態となることを
特徴とする命令シーケンサが提供される。

本発明の他の特徴および利点は、添付の図面を参照し
た以下の詳細な説明中に現れるであろう。

第１図は、マイクロプロセッサ用の命令シーケンサの
全体構造の非常に簡単な略図である。

第２図は、命令シーケンサに使用可能な本発明のアク
ティブ期間決定回路の構成を示す図である。

命令シーケンサは２つのユニット、すなわちデコード
ユニット10とアクティブ期間決定ユニット12とを備え
る。この２つのユニットは非常に簡略化して描いてあ
る。

デコードユニットの入力OP1、OP2・・・、OPnには、
実行すべき命令を表す２値信号が入力される。この２値
信号は、例えば命令レジスタ（図示せず）からの信号で
ある。この命令レジスタには、１つの命令実行サイクル
の間を通じて所定の命令が記憶されている。

デコードユニット10の出力S1〜Spからは別の２値信号
が出力される。この２値信号は、論理ゲートの開放、カ
ウンタ内の数値の増加、レジスタのシフト等を制御する
ための信号である。所定の１つの命令を用いると複数の
出力をアクティブにすることができる。これとは逆に、
同じ１つの出力は、複数の命令によりアクティブにされ
る。デコードユニットでは必要なデコードが行われて、
命令を表す２値信号がこの命令を実行させる２値信号に
変換される。

アクティブ期間決定ユニット12の入力B1〜Bpには、デ
コードユニットの出力からのいろいろな信号が入力され
る。このアクティブ期間決定ユニットはさらに、命令実
行サイクル中のそれぞれ異なるアクティブ期間を表すク
ロック信号が入力される別の入力を備えている（４つの
入力E1〜E4）。アクティブ期間決定ユニット12の出力
は、L1〜Lpで表されている。このアクティブ期間決定ユ
ニットは、１サイクル中の所定の１つのアクティブ期間
または所定のアクティブ期間の組合せの間に所定の出力
信号を通過させる機能をもつ。

従って、アクティブ期間決定ユニットにより論理ゲー
トの開閉が制御される。

一例として、１サイクル中の各アクティブ期間が４つ
のクロック信号P1〜P4で表されるものとする。この４つ
のクロック信号は、それぞれ入力E1〜E4に入力される。
例えば入力B1に入力される信号がアクティブ期間P3にお
いてのみ命令シーケンサから出力されるようにしたい場
合には、２入力ANDゲートを１つ用いて一方の入力を入
力B1に接続し、他方の入力を入力E3に接続する。同様
に、入力B2の信号がアクティブ期間P1とP4においてのみ
アクティブであるようにするためには、２入力ANDゲー
ト２つ（B2とE1、B2とE4）とこの２つのANDゲートの出
力信号が入力されるORゲート１つとを利用する。さらに
別の例を示す。入力B3の信号を１サイクルの全期間にわ
たって通過させる必要がある場合には、論理ゲートはま
ったく使用せず入力B3とアクティブ期間決定ユニットの
出力の１つとを直接に接続する。

従来の回路は２またはそれ以上の入力を備える論理ゲ
ートで構成されて、必要な場所には論理ゲートなしの直
接接続が行われている。各論理ゲートは、所望のAND機
能またはOR機能を発生させるために必要な数と丁度同数
の入力を備えている。周知のように、アクティブ期間中
の論理レベル、すなわち入力の論理レベルがハイレベル
でアクティブになるかロウレベルでアクティブになるか
で、論理ゲートとしてNANDゲートやNORゲートを用いる
ことももちろんできる。NANDゲートとORゲートの場合、
従来は全入力に対してハイレベルのときをアクティブレ
ベルと考えていた。

このように従来の構成では、おのおのが所定数の異な
る入力を有する論理ゲートの１個または複数個を各行に
備え、位置によっては単にインバータのみを設けるとか
まったく論理ゲートを使用しないのに対し、本発明で
は、アクティブ期間決定ユニット12を規則正しいアレイ
の構成にすることを提案する。

このような構成を第２図に示す。これは、トランジス
タがマトリクス状に配置された構成である。各列には所
定のアクティブ期間が対応し、各行には１サイクル中の
所定の１つのアクティブ期間または所定のアクティブ期
間の組合せの間に通過させるコマンド信号が対応する。

行と列の各交点にはトランジスタが１つ配置されてい
る。従って、各行は同数のトランジスタを有する。第２
図には列が４本示されているから、各行は４個のトラン
ジスタを備える。行はｐ行ある。

同一の列のトランジスタは、ゲートが同一の接続線
（第１列〜第４列に対してそれぞれ接続線CC1〜CC4が対
応する）に接続されている。各接続線は、それぞれの入
力（E1〜E4）に接続されている。各入力E1〜E4には、サ
イクルのアクティブ期間と呼ばれる所定のクロック信号
を表すクロック信号が入力される。

同一の行のトランジスタはすべてが直列に接続されて
いる。すなわちこの行中の任意のトランジスタのドレイ
ンは隣りのトランジスタのソースに接続されている。同
一の行中の直列トランジスタ群はそれぞれ行ごとにアク
ティブ期間決定ユニットの各入力（B1〜Bp）と、対応す
る行の各出力（L1〜Lp）の間に接続されている。

全トランジスタのうちの一部分はデプレッション型ト
ランジスタである。このようなトランジスタ、例えばT1
はソースとドレイン間を太くして図示してある。他のト
ランジスタは普通のエンハンスメントタイプのトランジ
スタである。この普通のタイプのトランジスタ、例えば
T2はソースとドレインの間を細線にして図示してある。
デプレッション型トランジスタは、ゲートの論理レベル
に関係なく導通するようにチャネルをドープする。例え
ば、論理レベルのロウが０ボルトであり、論理レベルの
ハイが５ボルトであるとすると、通常の（デプレッショ
ン型でない）Ｎチャネルトランジスタの場合、ゲートと
ソース間の電位差が５ボルトだと導通し、０ボルトだと
遮断される。デプレッション型Ｎチャネルトランジスタ
の場合には上記のいずれの場合にも導通状態になる。こ
のデプレッション型Ｎチャネルトランジスタが遮断され
るのは、例えば電位が−５ボルトとなったときである
が、図示の回路はソースに対するゲートの電位が０〜＋
５ボルトの間でしか変化できないように構成されてい
る。

特に、各アクティブ期間は列の接続線に入力されるク
ロック信号により規定される。クロック信号は複数のレ
ベルを有しており（例えば０ボルトと５ボルト）、非デ
プレッション型トランジスタの場合にはこのクロック信
号のレベルに応じて導通状態または遮断状態となり、デ
プレッション型トランジスタの場合には常に導通状態と
なる。

第２図からは、アクティブ期間決定ユニットの入力信
号の中には、１つを除いた他のトランジスタがすべてデ
プレッション型であるトランジスタ群に入力される信号
があることがわかる。１つだけある非デプレッション型
トランジスタは、所定のアクティブ期間に対応するクロ
ック信号により制御される。入力信号は、この所定のア
クティブ期間中に通過して出力される。２つ以上のトラ
ンジスタがデプレッション型でないトランジスタ群に入
力されている入力信号もある。デプレッション型でない
トランジスタは、それぞれ異なるアクティブ期間に対応
する信号により制御される。対応する行への入力信号
は、２つのアクティブ期間の重なり合った期間にのみ通
過して出力される。

１行にデプレッション型トランジスタを４個備える場
合には、出力信号は１サイクルの全期間を通じて通過す
ることができる。本発明によれば、上記のいずれの場合
にも各行が１つの制御ゲートを構成し、全制御ゲートが
同一の複数の入力を備えるという構成である。互いに異
なるクロック信号に対応する各列の接続線が、制御ゲー
トの各入力となっている。

場合によっては２つ以上の出力をまとめて接続するこ
ともできる。このようにするとOR機能が実現される。例
えば出力L1とL3を接続して１つの出力にすると、この出
力からはアクティブ期間E2のときに入力B1の信号が出力
されて、アクティブ期間E3のときに入力B3の信号が出力
される。

上記のような構成のアクティブ期間決定ユニットは、
非常にコンパクトなだけでなく回路配置が簡単である。
また、行と列の交点に配置するトランジスタのタイプを
決めるだけで命令シーケンサの出力信号の同期状態を決
定することができる。さらに、このような構成の命令シ
ーケンサは製造が非常に簡単である。というのは、トラ
ンジスタのタイプを決定するにはデプレッション型トラ
ンジスタに対応する領域全体をマスクで覆って不純物が
豊富に注入されないようにすればよいからである。ま
た、このマスクとは相補的なマスクを用いてキャリアが
豊富なトランジスタに対応する領域を覆い、この領域に
デプレッション用不純物が注入されないようにすること
もできる。

このようなアレイ状のアクティブ期間決定ユニット
は、他の論理ゲートと共通するｎ個の入力と他の論理ゲ
ートの入力とは異なる個別の入力を有する論理ゲートア
レイを構成するため、他の用途にも簡単に転用すること
ができる。共通するｎ個の入力のうち非デプレッション
型トランジスタに対応する入力のみがANDゲートの入力
として機能し、他の入力は論理機能をもたない。

Claims (1)

【特許請求の範囲】
1. 【請求項１】命令を表す２値信号のデコード回路と、マ
   イクロプロセッサの複数個の機能を制御するための、１
   命令サイクル中の所定のアクティブ期間にのみアクティ
   ブにされる信号をアクティブ化するアクティブ期間決定
   回路とを主構成要素とし、上記命令信号用の複数の入力
   と上記制御信号用の複数の出力とを備えるマイクロプロ
   セッサ用命令シーケンサであって、アクティブ期間決定
   回路は主としてマトリクス状に配置されたトランジスタ
   アレイからなり、行と列の全交点にトランジスタが配置
   され、同一の行のトランジスタは命令デコード回路の該
   行に対応する出力とアクティブ期間決定回路の該行に対
   応する出力との間に直列に配置され、同一の列のトラン
   ジスタは所定の１つのアクティブ期間に対応する１つの
   信号によりすべて同時に制御され、他の列のトランジス
   タは他のアクティブ期間に対応する信号により制御さ
   れ、所定数のトランジスタはデプレッション型であって
   該デプレッション型トランジスタは該デプレッション型
   トランジスタの属する列に入力される制御信号に無関係
   に導通状態となり、所定数のトランジスタは非デプレッ
   ション型であって、該非デプレッション型トランジスタ
   は該非デプレッション型トランジスタの属する列に対応
   するアクティブ期間の間のみ導通状態となることを特徴
   とする命令シーケンサ。