JP2000003306A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 処理するデータのビット幅が異なる複数のプ
ロセッサが共通にデータの書き込み読み出しを行う記憶
装置の消費電力を削減する。 【解決手段】 第２のプロセッサ１０２は第１、第２の
記憶部１０５、１０６を通常に書き込み読み出しを行う
ことのできる通常モードで動作させ、それらに書き込み
読み出しデータを格納する。第１のプロセッサ１０１は
第１の記憶部１０５を通常モード、第２の記憶部１０６
を通常モードより書き込み読み出しペナルティはあるが
消費電力の小さい省電力モードで動作させ、第１の記憶
部１０５に書き込み読み出しデータを格納する。第１、
第２の記憶部１０５、１０６は常に通常モードで動作す
る必要がないので、その分、記憶装置１００の消費電力
を削減することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、処理するデータの
ビット幅が異なる複数のプロセッサが共通にデータの書
き込み読み出しを行う記憶装置に関する。

【０００２】

【従来の技術】従来、処理するデータのビット幅が異な
る複数のプロセッサが共通にデータの書き込み読み出し
を行う記憶装置においては、記憶装置のビット幅は処理
するデータのビット幅が最も大きいプロセッサのビット
幅に合わせられており、処理するデータのビット幅が小
さいプロセッサがデータの書き込み読み出しを行う時に
は、そのビットにダミービットを付加し、拡張したビッ
ト幅でデータの書き込み読み出しを行っていた。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、処理するデータのビット幅が小さいプロセ
ッサがデータの書き込み読み出しを行う時には、ダミー
ビットによるダミーデータの書き込み読み出しの分、余
分な電力を消費するという課題を有していた。

【０００４】本発明は上記従来の課題を解決するもの
で、処理するデータのビット幅が異なるプロセッサが共
通にデータの書き込み読み出しを行う記憶装置の消費電
力を削減することを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係わる記憶装置は、通常の書
き込み読み出しを行う通常モードと、前記通常モードに
比べて書き込み読み出しペナルティはあるが消費電力が
小さい省電力モードとを有する複数の記憶部と前記複数
の記憶部に接続され、前記複数の記憶部の書き込み読み
出しデータを必要なビット幅外部と入出力することがで
きるデータ切り換え手段を有し、前記複数の記憶部のう
ち、書き込み読み出しに用いるものを通常モードで動作
させ、書き込み読み出しに用いないものを省電力モード
で動作させるものである。

【０００６】上記構成により、上記記憶装置に処理する
データのビット幅が異なるプロセッサを複数接続してデ
ータの書き込み読み出しを行う場合、データの書き込み
読み出しを行うプロセッサのビット幅分だけ記憶部と接
続し、接続した記憶部は通常モードで動作させ、接続し
ていない、すなわちデータの書き込み読み出しを行わな
い記憶部は省電力モードで動作させることにより、記憶
装置内の全記憶部を常に通常モードで動作させる必要が
なく、その分消費電力を削減することが可能である。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて説明する。

【０００８】（実施の形態１）図１は、本発明の一実施
の形態の記憶装置をプロセッサと接続した図である。図
１において、１００は、本発明の一実施の形態の記憶装
置である。１０１は、書き込み読み出しデータＤ１、ア
ドレスＤ２、プロセッサ識別信号と書き込み読み出し制
御信号（総称して制御信号Ｄ３と呼ぶ）を記憶装置１０
０に入出力する第１のプロセッサである。書き込み読み
出しデータＤ１のビット幅は８ビットである。１０２
は、書き込み読み出しデータＤ４、アドレスＤ５、プロ
セッサ識別信号と書き込み読み出し制御信号（総称して
制御信号Ｄ６と呼ぶ）を記憶装置１００に入出力する第
２のプロセッサである。書き込み読み出しデータＤ４の
ビット幅は１６ビットである。１０３は、第１のプロセ
ッサ１０１が記憶装置１００にデータを書き込む時に
は、書き込み読み出しデータＤ１を書き込み読み出しデ
ータＤ７として出力し、第２のプロセッサ１０２が記憶
装置１００にデータを書き込む時には、書き込み読み出
しデータＤ４の上位、下位８ビットをそれぞれ書き込み
読み出しデータＤ７、Ｄ８として出力し、第１のプロセ
ッサ１０１が記憶装置１００からデータを読み出す時に
は、書き込み読み出しデータＤ７を書き込み読み出しデ
ータＤ１として出力し、第２のプロセッサ１０２が記憶
装置１００からデータを読み出す時には、書き込み読み
出しデータＤ７、Ｄ８をそれぞれ、書き込み読み出しデ
ータＤ４の上位、下位８ビットとして出力するデータ切
り換え部である。１０４は、第１のプロセッサ１０１が
記憶装置１００にデータの書き込み読み出しを行う時に
は、アドレスＤ２を選択してアドレスＤ９として出力
し、第２のプロセッサ１０２が記憶装置１００にデータ
の書き込み読み出しを行う時には、アドレスＤ５を選択
してアドレスＤ９として出力するアドレス切り換え部で
ある。１０５、１０６は、通常に書き込み読み出しを行
う通常モードと、通常モードと比べて書き込み読み出し
ペナルティはあるが消費電力が小さい省電力モードとを
有する第１、第２の記憶部である。省電力モード時は、
通常モードと同等の動作速度で書き込み読み出しを行う
ことはできないので、データの書き込み読み出しは通常
モードの記憶装置と省電力モードの記憶装置に平行して
行わないものとする。を１０７は、制御信号Ｄ３、Ｄ６
を入力し、第１、第２の記憶部１０５、１０６に書き込
み読み出し制御信号と通常モードと省電力モードを切り
換えるモード切り換え信号（総称して制御信号Ｄ１０、
Ｄ１１と呼ぶ）を与え、データ切り換え部１０３、アド
レス切り換え部１０４に切り換えのための制御信号Ｄ１
２、Ｄ１３を与える制御部である。

【０００９】以上のように構成された記憶装置につい
て、以下その動作を述べる。第１の動作として、第１の
プロセッサ１０１が記憶装置１００にデータを書き込み
読み出しを行う場合の動作を述べる。まず、書き込みを
行う時は、制御部１０７は制御信号Ｄ３、Ｄ６を入力
し、第１のプロセッサ１０１がデータの書き込みを行う
ことを判断し、データ切り換え部１０３、アドレス切り
換え部１０４、第１、第２の記憶部１０５、１０６を以
下のように制御する。データ切り換え部１０３は、書き
込み読み出しデータＤ１を書き込み読み出しデータＤ７
として第１の記憶部１０５に出力する。アドレス切り換
え部１０４は、アドレスＤ２を選択し、アドレスＤ９と
して出力する。第１の記憶部１０５は、動作を通常モー
ドとし、アドレスＤ９の示すアドレスに書き込み読み出
しデータＤ７を書き込む。次に、読み出しを行う時は、
制御部１０７は制御信号Ｄ３、Ｄ６を入力し、第１のプ
ロセッサ１０１がデータの読み出しを行うことを判断
し、データ切り換え部１０３、アドレス切り換え部１０
４、第１、第２の記憶部１０５、１０６を次のように制
御する。アドレス切り換え部１０４は、アドレスＤ２を
選択し、アドレスＤ９として出力する。第１の記憶部１
０５は、制御信号Ｄ１０を入力し、動作を通常モードと
し、アドレスＤ９の示すアドレスからデータを読み出
し、書き込み読み出しデータＤ７として出力する。デー
タ切り換え部１０３は、書き込み読み出しデータＤ７を
書き込み読み出しデータＤ１として第１のプロセッサ１
０１に出力する。

【００１０】以上のようにして、第１のプロセッサ１０
１は記憶装置１００にデータの書き込み読み出しを行
う。その間は第２の記憶部１０６には書き込み読み出し
を行わないので、書き込みペナルティがあっても構わな
い。よって第２の記憶部１０６を省電力モードで動作さ
せることにより通常モードで動作させる場合に比べ消費
電力を削減することが可能となる。

【００１１】第２の動作として、第２のプロセッサ１０
２が記憶装置１００にデータの書き込み読み出しを行う
場合の動作を述べる。まず、書き込みを行う時は、制御
部１０７は制御信号Ｄ３、Ｄ６を入力し、第２のプロセ
ッサ１０２がデータの書き込みを行うことを判断し、デ
ータ切り換え部１０３、アドレス切り換え部１０４、第
１、第２の記憶部１０５、１０６を以下のように制御す
る。データ切り換え部１０３は、書き込み読み出しデー
タＤ４の上位、下位８ビットをそれぞれ書き込み読み出
しデータＤ７、Ｄ８として出力する。アドレス切り換え
部１０４は、アドレスＤ５を選択し、アドレスＤ９とし
て出力する。第１の記憶部１０５は制御信号Ｄ１０を入
力し、動作を通常モードとし、書き込み読み出しデータ
Ｄ４の上位８ビットである書き込み読み出しデータＤ７
をアドレスＤ９の示すアドレスに書き込む。第２の記憶
部１０６は制御信号Ｄ１１を入力し、動作を通常モード
とし、書き込み読み出しデータＤ４の下位８ビットであ
る書き込み読み出しデータＤ８をアドレスＤ９の示すア
ドレスに書き込む。次に、読み出しを行う時は、制御部
１０７は制御信号Ｄ３、Ｄ６を入力し、第２のプロセッ
サ１０２がデータの読み出しを行うことを判断し、デー
タ切り換え部１０３、アドレス切り換え部１０４、第
１、第２の記憶部１０５、１０６を以下のように制御す
る。アドレス切り換え部１０４は、アドレスＤ５を選択
し、アドレスＤ９として出力する。第１の記憶部１０５
は、制御信号Ｄ１０を入力し、動作を通常モードとし、
アドレスＤ９の示すアドレスからデータを読み出し、書
き込み読み出しデータＤ７として出力する。第２の記憶
部１０６は、制御信号Ｄ１１を入力し、動作を通常モー
ドとし、アドレスＤ９の示すアドレスからデータを読み
出し、書き込み読み出しデータＤ８として出力する。デ
ータ切り換え部１０３は、書き込み読み出しデータＤ
７、Ｄ８をそれぞれ、書き込み読み出しデータＤ４の上
位、下位８ビットと並列化して、第２のプロセッサ１０
２に出力する。以上のようにして、第２のプロセッサ１
０２は記憶装置１００にデータの書き込み読み出しを行
う。

【００１２】以上、第１、第２の動作で述べたように、
第１のプロセッサ１０１が記憶装置１００にデータの書
き込み読み出しを行う時は第１の記憶部を通常モード、
第２の記憶部を省電力モード、第２のプロセッサ１０２
が記憶装置１００にデータの書き込み読み出しを行う時
は第１、第２の記憶部を共に通常モードで動作させるこ
とにより、常に第１、第２の記憶部を通常モードで動作
させる必要がなく、その分、記憶装置の消費電力を削減
することが可能となる。

【００１３】なお、以上の説明では、第１、第２のプロ
セッサ１０１、１０２の書き込み読み出しデータＤ１、
Ｄ４のビット幅をそれぞれ８ビット、１６ビット幅と
し、第１、第２の記憶部１０５、１０６のビット幅をそ
れぞれ８ビット幅で構成した例で説明したが、第１、第
２の記憶部１０５、１０６のビット幅を合計したものが
第１、第２のプロセッサ１０１、１０２のビット幅の大
きいほうのビット幅より大きく、また、第１、第２の記
憶部１０５、１０６のビット幅の大きい方のビット幅が
第１、第２のプロセッサ１０１、１０２のビット幅の小
さい方のビット幅より大きい条件が成立していれば、そ
の他何ビットでも同様に実施可能である。

【００１４】なお、以上の説明で、記憶部の数を２個と
したが、その他何個であっても同様に実施可能である。

【００１５】なお、以上の説明における第１、第２の記
憶部１０５、１０６の省電力モードは、記憶部の動作周
波数を低下させたり、電源を切ることによって実現する
ことができる。

【００１６】

【発明の効果】以上のように本発明によれば、処理する
データのビット幅が異なる複数のプロセッサがデータの
書き込み読み出しを行う記憶装置において、記憶装置内
のデータを格納する記憶部を複数の記憶部より構成し、
書き込み読み出しを行うプロセッサのビット幅を余すこ
となく記憶部に接続し、接続した記憶部、すなわち書き
込み読み出しを行う記憶部を通常に書き込み読み出しを
行う通常モードで動作し、接続していない記憶部、すな
わち書き込み読み出しを行わない記憶部を通常モードに
比べて書き込み読み出しペナルティはあるが消費電力の
小さい省電力モードで動作させることにより、記憶装置
の消費電力を削減することが可能となるという効果が得
られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の記憶装置をプロセッサ
と接続したブロック図

【符号の説明】

１００ 記憶装置 １０１ 第１のプロセッサ １０２ 第２のプロセッサ １０３ データ切り換え部 １０４ アドレス切り換え部 １０５ 第１の記憶部 １０６ 第２の記憶部 １０７ 制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 通常の書き込み読み出しを行う通常モー
   ドと、前記通常モードに比べて書き込み読み出しペナル
   ティはあるが消費電力が小さい省電力モードとを有する
   複数の記憶部と、前記複数の記憶部に接続され、前記複
   数の記憶部の書き込み読み出しデータを必要なビット幅
   外部と入出力することができるデータ切り換え手段を有
   し、前記複数の記憶部のうち、書き込み読み出しに用い
   るものを通常モードで動作させ、書き込み読み出しに用
   いないものを省電力モードで動作させることを特徴とす
   る記憶装置。