KR100962025B1 - 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로 - Google Patents

반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로 Download PDF

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Abstract

본 발명은 복수개의 어드레스 신호를 이용하여 인에이블 신호를 생성하도록 구성된 인에이블 타이밍 제어부, 및 상기 인에이블 신호에 응답하여 상기 복수개의 어드레스 신호에 의해 정의된 테스트 모드의 판독 시점을 지정하는 테스트 트리거 신호를 생성하도록 구성된 트리거 신호 생성부를 포함한다.
웨이퍼, 테스트, 트리거 신호

Description

반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로 {Wafer Test Trigger Signal Generating Circuit of Semiconductor Apparatus and Wafer Test Circuit Using the same}
본 발명은 반도체 장치에 관한 것으로서, 특히 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로에 관한 것이다.
일반적으로 웨이퍼(wafer) 상태의 반도체 장치를 테스트할 경우 복수개의 특정 어드레스를 이용하여 반도체 장치를 테스트 모드로 진입시킨다.
상세히 설명하면, 상기 복수개의 특정 어드레스(add<0:4>) 중 하나를 트리거 신호(add<4>)로서 이용하고 나머지 특정 어드레스(add<0:3>)를 디코딩하여 반도체 장치를 여러가지 테스트 모드로 진입시킨다. 이때, 상기 트리거 신호(add<4>)는 상기 나머지 특정 어드레스(add<0:3>)를 디코딩할 때의 타이밍을 결정하며, 이러한 상기 트리거 신호(add<4>)는 상기 나머지 특정 어드레스 펄스(add<0:3>)의 중간(center)에서 인에이블되도록 테스트 기기에서 제어된다.
웨이퍼 상태의 반도체 장치를 테스트 기기를 이용하여 테스트 모드로 진입시키기 위해서는 테스트 기기와 반도체 장치를 연결시키는 라인들이 필요하다.
도 1은 테스트 기기를 통하여 반도체 장치에 입력되는 어드레스를 예를 들어 도시한 것이다.
제 1 어드레스(add<0>)가 하이 레벨로 천이하는 타이밍에 제 2 내지 제 4 어드레스(add<1>, add<2>, add<3>) 또한 하이 레벨로 천이되어야 하지만 테스트 기기의 특성상 반도체 장치에 입력되는 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 천이 타이밍을 맞추기 어렵다.
또한, 테스트 기기에서 반도체 장치와 테스트 기기가 연결된 라인들의 특성을 고려하여 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 천이 타이밍을 제어해야 함으로 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 천이 타이밍을 맞추는 것은 더욱 어렵다.
만약, 도 1에 도시된 바와 같이 상기 제 1 어드레스(add<0>)를 기준으로 상기 제 2 어드레스(add<1>), 상기 제 3 어드레스(add<2>), 및 상기 제 4 어드레스(add<3>)의 스큐(skew, 천이 타이밍이 어긋남)가 발생하고, 트리거 신호(add<4>)로 사용되는 신호 또한 스큐가 발생한다면 반도체 장치는 테스터(tester)가 원하는 테스트 모드로의 진입을 수행할 수 없게 된다.
예를 들어, 제 1 내지 제 4 어드레스(add<0>~add<3>)가 모두 하이 레벨로 설정된 테스트 모드로 테스터(tester)가 반도체 장치를 진입시킨다고 가정한다.
A의 경우, 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 스큐가 발생하더라도 트리거 신호(add<4>)가 정상적인 타이밍에 천이한 경우이다. 이때는 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 레벨이 모두 하이 레벨인 상태에서 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)를 디코딩하여 테스터가 원하는 테스트 모드로의 진입이 가능하다.
B와 C의 경우, 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)의 스큐가 발생하고 트리거 신호(add<4>) 또한 스큐가 발생한 경우이다. B의 경우 반도체 장치는 상기 제 1 어드레스(add<0>)가 하이 레벨, 상기 제 2 어드레스(add<1>)가 하이 레벨, 상기 제 3 어드레스(add<2>)가 로우 레벨, 상기 제 4 어드레스(add<3>)가 하이 레벨일 경우의 테스트 모드로 진입한다. 또한 C의 경우 반도체 장치는 상기 제 1 어드레스(add<0>)가 하이 레벨, 상기 제 2 어드레스(add<1>)가 로우 레벨, 상기 제 3 어드레스(add<2>)가 하이 레벨, 상기 제 4 어드레스(add<3>)가 하이 레벨일 경우의 테스트 모두로 진입한다.
따라서 일반적인 웨이퍼 상태의 반도체 장치를 테스트 모드로 진입시키는 반도체 장치의 웨이퍼 테스트 회로는 테스터가 원하는 테스트 모드로의 진입이 어려워 테스트 시간 및 테스트 비용을 증가시키는 문제점을 갖고 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 웨이퍼 상태의 반도체 장치를 테스터가 원하는 테스트 모드로 안전하게 진입시킬 수 있는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로는 복수개의 어드레스 신호를 이용하여 인에이블 신호를 생성하도록 구성된 인에이블 타이밍 제어부, 및 상기 인에이블 신호에 응답하여 상기 복수개의 어드레스 신호에 의해 정의된 테스트 모드의 판독 시점을 지정하는 테스트 트리거 신호를 생성하도록 구성된 트리거 신호 생성부를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 회로는 반도체 장치의 웨이퍼 테스트시, 복수개의 어드레스 신호를 이용하여 테스트 모드의 판독 시점을 지정하는 테스트 트리거 신호를 생성하도록 구성된 웨이퍼 테스트 트리거 신호 생성 회로, 및 상기 테스트 트리거 신호가 인에이블된 구간동안 상기 복수개의 어드레스 신호를 디코딩하여 복수개의 테스트 모드 신호 중 하나를 인에이블시키는 디코딩 회로를 포함한다.
본 발명에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이 를 이용한 웨이퍼 테스트 회로는 웨이퍼 상태의 반도체 장치를 테스터가 원하는 테스트 모드로 안전하게 진입시킬 수 있어, 반도체 장치의 테스트 비용 및 테스트 시간을 감소시킬 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로(300)는 도 2에 도시된 바와 같이, 인에이블 타이밍 제어부(100), 및 트리거 신호 생성부(200)를 포함한다.
상기 인에이블 타이밍 제어부(100)는 제 1 내지 제 4 어드레스(add<0>~add<3>) 중 가장 먼저 인에이블된 어드레스의 인에이블 타이밍으로부터 제 1 설정 시간이 경과하면 인에이블 신호(en)를 생성한다.
상기 트리거 신호 생성부(200)는 상기 인에이블 신호(en)의 인에이블 타이밍으로부터 제 2 설정 시간동안 인에이블되는 테스트 트리거 신호(test_tigger)를 생성한다.
상기 인에이블 타이밍 제어부(100)는 도 3에 도시된 바와 같이, 인에이블 신호 생성부(110), 및 펄스 생성부(120)를 포함한다.
상기 인에이블 신호 생성부(110)는 상기 제 1 내지 제 4 어드레스(add<0>~add<3>) 중 어느 하나라도 인에이블되면 인에이블되는 예비 인에이블 신호(en_pre)를 생성한다.
상기 인에이블 신호 생성부(110)는 제 1 및 제 2 노어 게이트(NOR11, NOR12) 및 제 1 낸드 게이트(ND11)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 상기 제 1 및 제 2 어드레스(add<0>, add<1>)를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 제 3 및 제 4 어드레스(add<2>, add<3>)를 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 제 1 및 제 2 노어 게이트(NOR11, NOR12)의 출력 신호를 입력 받아 상기 예비 인에이블 신호(en_pre)를 출력한다.
상기 펄스 생성부(120)는 상기 예비 인에이블 신호(en_pre)가 인에이블되면 상기 제 1 설정 시간이 경과하면 상기 인에이블 신호(en)를 인에이블시킨다.
상기 펄스 생성부(120)는 제 1 지연부(delay1), 제 2 낸드 게이트(ND12), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 지연부(delay1)는 상기 예비 인에이블 신호(en_pre)를 상기 제 1 설정 시간동안 지연시킨다. 상기 제 2 낸드 게이트(ND12)는 상기 예비 인에이블 신호(en_pre)와 상기 제 1 지연부(delay1)의 출력 신호를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 인에이블 신호(en)로서 출력한다.
상기 트리거 신호 생성부(200)는 도 4에 도시된 바와 같이, 제 2 지연부(delay2), 제 2 및 제 3 인버터(IV12, IV13), 및 제 3 낸드 게이트(ND13)를 포함한다. 상기 제 2 지연부(delay2)는 상기 인에이블 신호(en)를 상기 제 2 설정 시간동안 지연시킨다. 상기 제 2 인버터(IV12)는 상기 제 2 지연부(delay2)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND13)는 상기 인에이블 신호(en)와 상기 제 2 인버터(IV12)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 3 낸드 게이트(ND13)의 출력 신호를 입력 받아 상기 테스트 트리거 신호(test_trigger)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로(300)는 다음과 같이 동작한다.
도 5에 도시된 바와 같이, 제 1 내지 제 4 어드레스(add<0>~add<3>) 중 가장 먼저 인에이블된 제 3 어드레스(add<2>)에 따라 예비 인에이블 신호(en_pre)가 하이 레벨로 인에이블된다.
상기 예비 인에이블 신호(en_pre)가 하이 레벨로 인에이블되면 도 3에 도시된 제 1 지연부(delay1)의 지연 시간이 경과하면 인에이블 신호(en)가 하이 레벨로 인에이블된다.
상기 인에이블 신호(en)가 하이 레벨로 인에이블되면 도 4에 도시된 제 2 지연부(delay2)의 지연 시간동안 테스트 트리거 신호(test_trigger)가 하이 레벨로 인에이블된다.
본 발명은 웨이퍼 상태의 반도체 장치를 복수개의 특정 어드레스를 디코딩하여 테스터(tester)가 원하는 테스트 모드로 진입시킬 수 있도록 구현하기 위한 것이다.
종래 기술의 문제점에서 상술한 바와 같이, 웨이퍼 상태의 반도체 장치를 테스트 모드로 진입시키기 위해서는 상기 복수개의 특정 어드레스 중 하나를 트리거 신호로서 사용하고 나머지 특정 어드레스를 디코딩한다. 이때, 종래 기술에서는 트리거 신호로 사용하는 어드레스와 디코딩되는 어드레스를 테스트 기기로부터 라인을 통해 반도체 장치에 입력 받았다. 따라서 도 1에 도시된 바와 같이 테스트 기기 및 테스트 기기와 반도체 장치를 연결하는 라인들의 특성상 트리거 신호로 사용되 는 어드레스와 디코딩되는 어드레스간의 스큐(skew)가 심해질수록 반도체 장치는 테스터가 원하는 테스트 모드로 진입할 수 없는 문제점을 갖는다.
본 발명에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로(300)는 이러한 종래의 문제점을 해결하기 위해, 반도체 장치 내부에서 트리거 신호를 생성하여 트리거 신호와 디코딩되는 어드레스간의 스큐를 줄임으로써, 테스터가 원하는 테스트 모드로 반도체 장치를 진입시킬 수 있다.
테스트 기기에서는 반도체 장치에 입력되는 특정 어드레스의 인에이블 구간을 설정할 수 있으므로, 특정 어드레스가 인에이블 상태를 유지하는 시간의 절반만큼의 시간을 도 3에 도시된 제 1 지연부(delay1)의 지연 시간으로 설정한다.
상기와 같이 제 1 지연부(delay1)의 지연 시간을 설정하면 본 발명은 디코딩되는 특정 어드레스에 스큐가 발생하더라도, 도 1의 A의 경우와 같이 제일 처음 하이 레벨로 입력되는 특정 어드레스의 인에이블 구간 센터(center)에서 테스트 트리거 신호(test_trigger)를 발생시킴으로써 종래 기술의 문제점을 해결할 수 있다.
도 6은 본 발명에 따른 웨이퍼 테스트 트리거 신호 생성 회로(300)를 적용한 웨이퍼 테스트 회로(500)를 도시한 것이다.
상기 웨이퍼 테스트 회로(500)는 상기 웨이퍼 테스트 트리거 신호 생성 회로(300), 및 디코딩 회로(400)를 포함한다.
상기 웨이퍼 테스트 트리거 신호 생성 회로(300)는 도 2 내지 도 4의 구성과 동일하게 구성할 수 있으므로 상세 구성 및 동작 설명은 생략한다.
상기 디코딩 회로(400)는 일반적인 디코딩 회로로서 구현이 가능하며, 상기 웨이퍼 테스트 트리거 신호 생성 회로(300)의 출력 신호 즉, 테스트 트리거 신호(test_trigger)의 인에이블 구간에서 제 1 내지 제 4 어드레스(add<0>~add<3>)를 디코딩한다. 상기 디코딩 회로(400)는 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)를 디코딩하여 제 1 내지 제 16 테스트 모드 신호(test_mode<0>~test_mode<15>) 중 하나를 인에이블 시킨다. 즉, 상기 테스트 트리거 신호(test_trigger)는 상기 제 1 내지 제 4 어드레스(add<0>~add<3>)에 의해 정의된 테스트 모드로의 판독 시점을 지정한다.
웨이퍼 상태의 반도체 장치는 상기 제 1 내지 제 16 테스트 모드 신호(test_mode<0>~test_mode<15>) 중 하나가 인에이블되면 그에 해당하는 테스트 모드로 진입하게 된다.
또한 본 발명에 따른 반도체 장치는 테스트 기기로부터 입력 받던 테스트 트리거 신호를 반도체 장치 내부에서 생성함으로써, 테스트 기기와 반도체 장치를 연결하는 라인(line)의 개수를 줄이는 효과가 부가적으로 발생한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 웨이퍼 상태의 반도체 장치가 테스트 기기로부터 입력 받는 어드레스의 스큐를 나타낸 타이밍도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로의 구성도,
도 3은 도 2의 인에이블 타이밍 제어부의 상세 구성도,
도 4는 도 2의 트리거 신호 생성부의 상세 구성도,
도 5는 본 발명의 실시예에 따른 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로의 타이밍도,
도 6는 본 발명에 따른 웨이퍼 테스트 트리거 신호 생성 회로를 적용한 반도체 장치의 웨이퍼 테스트 회로의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 인에이블 타이밍 제어부 200: 트리거 신호 생성부
300: 웨이퍼 테스트 트리거 신호 생성 회로
400: 디코딩 회로 500: 웨이퍼 테스트 회로

Claims (13)

  1. 복수개의 어드레스 신호를 이용하여 인에이블 신호를 생성하도록 구성된 인에이블 타이밍 제어부; 및
    상기 인에이블 신호에 응답하여 상기 복수개의 어드레스 신호에 의해 정의된 테스트 모드의 판독 시점을 지정하는 테스트 트리거 신호를 생성하도록 구성된 트리거 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 복수개의 어드레스 신호 중에서 가장 먼저 인에이블되는 어드레스 신호를 이용하여 상기 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 가장 먼저 인에이블 되는 어드레스 신호의 인에이블 타이밍으로부터 설정된 시간이 경과하면 상기 인에이블 신호를 인에이블시키도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 가장 먼저 인에이블되는 어드레스 신호의 인에이블 시점으로부터 상기 가장 먼저 인에이블되는 어드레스 신호의 인에이블 구간의 절반에 해당하는 시간이 지나면 상기 인에이블 신호를 인에이블시키도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 복수개의 어드레스 신호 중 가장 먼저 인에이블된 어드레스 신호의 인에이블 타이밍에 예비 인에이블 신호를 인에이블시키도록 구성된 인에이블 신호 생성부, 및
    상기 예비 인에이블 신호가 인에이블되면 상기 가장 먼저 인에이블된 어드레스 신호의 인에이블 구간의 절반에 해당하는 시간이 경과하면 상기 인에이블 신호를 인에이블시키도록 구성된 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  6. 제 1 항에 있어서,
    상기 테스트 트리거 신호 생성부는
    상기 인에이블 신호의 인에이블에 응답하여 기설정된 활성화 구간을 갖는 상기 테스트 트리거 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  7. 반도체 장치의 웨이퍼 테스트시, 복수개의 어드레스 신호를 이용하여 테스트 모드의 판독 시점을 지정하는 테스트 트리거 신호를 생성하도록 구성된 웨이퍼 테스트 트리거 신호 생성 회로; 및
    상기 테스트 트리거 신호가 인에이블된 구간동안 상기 복수개의 어드레스 신호를 디코딩하여 복수개의 테스트 모드 신호 중 하나를 인에이블시키는 디코딩 회로를 포함하며,
    상기 웨이퍼 테스트 트리거 신호 생성 회로는
    상기 복수개의 어드레스 신호를 이용하여 인에이블 신호를 생성하도록 구성된 인에이블 타이밍 제어부, 및
    상기 인에이블 신호에 응답하여 상기 복수개의 어드레스 신호에 의해 정의된 테스트 모드의 판독 시점을 지정하는 상기 테스트 트리거 신호를 생성하도록 구성된 트리거 신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 회로.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 복수개의 어드레스 신호 중에서 가장 먼저 인에이블되는 어드레스 신호를 이용하여 상기 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  10. 제 9 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 가장 먼저 인에이블 되는 어드레스 신호의 인에이블 타이밍으로부터 설정된 시간이 경과하면 상기 인에이블 신호를 인에이블시키도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 가장 먼저 인에이블되는 어드레스 신호의 인에이블 시점으로부터 상기 가장 먼저 인에이블되는 어드레스 신호의 인에이블 구간의 절반에 해당하는 시간이 지나면 상기 인에이블 신호를 인에이블시키도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 인에이블 타이밍 제어부는
    상기 복수개의 어드레스 신호 중 가장 먼저 인에이블된 어드레스 신호의 인에이블 타이밍에 예비 인에이블 신호를 인에이블시키도록 구성된 인에이블 신호 생성부, 및
    상기 예비 인에이블 신호가 인에이블되면 상기 가장 먼저 인에이블된 어드레스 신호의 인에이블 구간의 절반에 해당하는 시간이 경과하면 상기 인에이블 신호를 인에이블시키도록 구성된 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
  13. 제 7 항에 있어서,
    상기 테스트 트리거 신호 생성부는
    상기 인에이블 신호의 인에이블에 응답하여 기설정된 활성화 구간을 갖는 상기 테스트 트리거 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로.
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