JP2009152751A - チャネル切替方法及び装置 - Google Patents

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Abstract

【課題】タイムスロット入替部の動作速度又は動作率（電力消費率）の低減化を図ることにより、大容量な信号における高効率で自由度の高いチャネル切替方法及び装置を提供する。
【解決手段】チャネル毎に分離された主信号データのオーバヘッドを切り離してタイムスロット入替部に与え、該切り離されたオーバヘッドを保持すると共に、該タイムスロット入替部でタイムスロットが入替された該主信号データに、該保持されている該オーバヘッドを挿入し、さらに全チャネル分を多重化して出力する。或いは、チャネル毎に分離された主信号データのオーバヘッドを一定値に固定し、該主信号データをタイムスロット入替部に与えると共に、該タイムスロット入替部でタイムスロットが入替された該主信号データを全チャネル分について多重化して出力する。
【選択図】図1

Description

本発明は、チャネル切替方法及び装置に関するものであり、特にタイムスロット入替（TSI：Time Slot Interchange）部を用いてSONET/SDH（以下、SONETで総称する。）フレームのディジタル同期網におけるチャネル切替（回線切替）を行う方法及び装置に関するものである。
ディジタル多重レベル上のタイムスロットの入替により、時間的にチャネル切替を行うチャネル切替装置が実用に供されている。このようなチャネル切替装置は、タイムスロット入替部においてSONETフレームのオーバヘッド(SOH/LOH)も一緒に入力してタイムスロットの入替を行うもので、その一般的な構成例が図12に示されている。
このチャネル切替装置はタイムスロット入替(TSI)を行うタイムスロット入替部ITCを含み、入力した光信号を光／電気変換部O/Eで電気信号に変換すると共に、内部処理に対応する速度1.2Gb/sのデータに並列変換して分離部DMUXに送る。この分離部DMUXではさらに、各チャネル（又はポート）毎の速度77.76Mb/sのデータに分離してタイムスロット入替部ITCに送る。
タイムスロット入替部ITCでは、各チャネルのデータのタイムスロットの入替を行って同じ速度77.76Mb/sのデータを多重部MUXに送る。この多重部MUXでは、各チャネルのデータを多重して1.2Gb/sのデータに戻し、さらにこれを電気／光変換部E/Oで35Gb/sのデータに多重し光信号に変換した後に出力する構成を有している。なお、図示の例では、35Gb/sの光信号を二系統についてチャネル切替を行う構成を示している。
このようなチャネル切替装置をSTSスイッチファブリックに適用した構成例が図13に示されている。このSTSスイッチファブリックでは、図12に示した二系統の光信号に対応してを上位ポートUPと下位ポートLPとに分け、各ポートが、タイムスロット入替部ITCと、それ以外の部分を示すインタフェースユニットIFU(r),(s)（受信部(r)と送信部(s)の二個を含む。）とで構成されている。
各インタフェースユニットIFUの入力ポートは40ポートあり、出力ポートも40ポートある。そしてこれらの入出力ポートにより、上位ポートUP及び下位ポートLPのそれぞれにおいて、図12にも示したように、入力信号は35Gb/sの容量を有し、出力信号も同様にして35Gb/sの容量を有している。
上記の様なSTSスイッチファブリックに入力されるSTS信号のフレームフォーマット例が図14〜図17に示されており、図14はSTS-3フレームフォーマット(155.52Mb/s)を示し、図15はSTS-12フレームフォーマット(622.08Mb/s)を示し、図16はSTS-24フレームフォーマット(1244.16Mb/S=1.24416Gb/s)を示し、そして図17はSTS-48フレームフォーマット(2488.32Mb/S=2.48832Gb/s)を示している。これらはいずれも良く知られている。
図12及び図13に示したチャネル切替装置の具体的な従来構成例が図18に示されている。ただし、この図18に示す従来例の場合には、図12に示した光／電気変換部O/E及び電気／変換部E/Oは省略されている。
すなわち、この図18に示す従来例の場合には、nチャネルの各チャネル毎に設けられた受信側インタフェース部IFr#1…IFr#n（以下、符号IFrで総称することがある。）と、受信側フォーマット変換部FCr#1…FCr#n（以下、符号FCrで総称することがある。）と、タイムスロット入替部ITC#1及びITC#2（以下、符号ITCで総称することがある。）と、送信側フォーマット変換部FCs#1…FCs#n（以下、符号FCsで総称することがある。）と、送信側インタフェース部IFs#1…IFs#n（以下、符号IFsで総称することがある。）とで構成されている。
この内、インタフェース部IFr及びフォーマット変換部FCrで図12に示した分離部DMUXを構成し、また、フォーマット変換部FCsとインタフェース部IFsとで多重部MUXを構成している。また、これら各部を制御する制御部CNT並びにタイムスロット入替部ITC#1とITC#2間に接続されたカウンタCTR4が設けられている。
このような図18に示す従来のチャネル切替装置の動作を、図19に示すタイムチャートを参照して以下に説明する。
まず、上述したSONETフレームのラインデータ(5)（図12に示した光/電気変換部O/Eから出力される主信号データ）を、インタフェース部IFr#1に設けられたクロックデータリカバリ部CDRrに入力し、ここでクロック(4)の抽出を行う。そして、このクロックデータリカバリ部CDRrで再生されたデータは直並列変換部S/Pにおいてシリアルパラレル変換され、nチャネル分の並列データ(6)に分離される。このチャネルデータ(6)は、インタフェース部IFr#1…IFr#nのそれぞれに設けられた同期部SYNC#1…SYNC#n（以下、符号SYNCで総称することがある。）に送られる。
各同期部SYNCでは、チャネルデータ(6)中のフレーム同期信号(オーバヘッド領域のA1byte,A2byte)を検出することによってフレームの先頭を見つけ、そのタイミングでデータ(7)を出力する。このデータ(7)は、やはり各チャネル毎に設けられたメモリES#1…ES#n（以下、符号ESで総称することがある。）に送られてクロック(4)のタイミングで記憶される。
インタフェース部IFr#1…IFr#nは、それぞれカウンタCTR1#1…CTR1#n（以下、符号CTR1で総称することがある。）を有し、各カウンタCTR1では、タイミングパルス(1)及びマスタクロック(3)に同期させたタイミング信号(9),(11)…(13)を発生し、これを受けたメモリESは記憶しているデータ(7)をタイミング信号(9)に合せて先頭位置合せとマスタクロック(3)の乗せ換えを行い、データ(8),(10)…(12)としてフォーマット変換部FCr#1…FCr#nに出力する。
フォーマット変換部FCr#1…FCr#nはそれぞれアラーム挿入部ALMINS#1…ALMINS#n（以下、符号ALMINSで総称することがある。）を備えており、各アラーム挿入部ALMINSでは、インタフェース部IFrの同期部SYNCで検出されたデータ(8),(10)…(12)中の「同期外れ、AIS、断」等のアラーム情報ALMを、データ(8),(10)…(12)のオーバヘッド(SOH/LOH)の未使用バイトに乗せてデータ(8-1),(10-1)…(12-1)として出力する。
フォーマット変換部FCrにおいて、アラーム挿入部ALMINS#1…ALMINS#nには、それぞれDRAM1#1…DRAM1#nが接続されており、データ(8-1),(10-1)…(12-1)は、マスタクロック(3)及びカウンタCTR1#1…CTR1#nからのタイミング信号（これはタイミング信号(9)に対応したもの。）に基づいてカウンタCTR2#1…CTR2#n（以下、CTR2で総称することがある。）で生成される書込アドレス信号(14)…(17)に応じて、DRAM1の対応アドレスに書き込まれる。
このとき、DRAM1に入力されるデータ(8-1),(10-1)…(12-1)の先頭位置は、各インタフェース部IFrが別経路を辿ることに伴って揃ってない為、DRAM1の読出ポートでは全て揃える必要があり、そのため、やはりマスタクロック(3)及びタイミングパルス(1)に基づいてカウンタCTR3#1…CTR3#n（以下、CTR3で総称することがある。）で生成された読出アドレス信号(15)…(18)によって8ビットのデータ(16)…(19)として読み出され、それぞれ4ビットずつに分岐されてタイムスロット入替部ITC#1及びITC#2に入力される。
タイムスロット入替部ITC#1及びITC#2の間にはカウンタCTR4が設けられており、このカウンタCTR4では、タイミングパルス(1)及びマスタクロック(3)に合わせてタイムスロット入替部ITC#1及びITC#2の各部(SC1#1,SC1#2; SW#1,SW#2;TSI#1,TSI#2; BRD#1,BRD#2; SC2#1,SC2#2)及びオーバヘッド分岐部OHDRP#1,OHDRP#2用のカウント信号(20)を生成する。ここでは、フレーム長に合わせて1/9720分周の信号とする。
タイムスロット入替部ITCでは、カウンタCTR4からのカウント信号(20)と、制御部CNTからの制御信号と、オーバヘッド分岐部OHDRP#1,OHDRP#2で分岐されたアラーム情報ALMによってタイムスイッチを行い、4ビットのデータ(21)を出力する。
なお、タイムスロット入替部ITC#1及びITC#2は、スイッチ前とスイッチ後のデータを同一のタイムスロット上で扱う関係上、動作速度が倍必要であるが、これに対処するため、速度の関係でITC1個当りのデータ量を1/2にしてタイムスロット入替部を2個構成としているが、このタイムスロット入替部が2倍の速度を有するものである場合には1個で済むことになる。
タイムスロット入替部ITCの出力データ(21)は、各チャネル毎のフォーマット変換部FCs#1…FCs#n（以下、FCsで総称することがある。）に送られる。各フォーマット変換部FCsにおいては、タイムスロット入替部ITC#1及びITC#2の2系統から送られて来るデータ(21)を多重部MUX#1…MUX#nで多重化して、DRAM2#1…DRAM2#2（以下、DRAM2で総称することがある。）に書き込むことになる。このときの書込アドレス信号(22)は、タイミングパルス(1)とカウンタCTR4からのタイミングパルス(27)とに基づきカウンタCTR5#1…CTR5#n（以下、CTR5で総称することがある。）で生成される。
そして、クロックデータリカバリ部CDRsで生成されたラインクロックを受けたカウンタCTR6#1…CTR6#n（以下、CTR6で総称することがある。）が読出アドレス信号(23)を生成してDRAM2#1…DRAM2#nに与えることによるデータ(24)を読み出してインタフェース部IFs#1…IFs#nに出力する。
インタフェース部IFsのオーバヘッド(SOH/LOH)挿入部(OHINS#1…OHINS#n：以下、OHINSで総称することがある。)では、制御部CNTからのオーバヘッド情報（これは書換時等に出力される。）をデータ(24)に挿入してデータ(25)とし、各チャネルのデータ(25)を並直列変換部P/S部でパラレルシリアル変換を行いクロックデータリカバリ部CDRs部へ出力し、このクロックデータリカバリ部CDRs部でレベル変換を行ってラインデータ(26)として出力されることになる。
なお、以下の参考文献がある。
(1)元々ヘッダ誤り制御(HEC)に使用されていた1バイトをセルオーバヘッド情報(OH)に使用し、1セルを伝送路セルと同じバイト数の53バイトで処理すると共に、1フレームにおけるセル数が伝送路と同じになり、スタッフ及びデスタッフの制御が不要になる。また、セルオーバヘッド情報を用いてスイッチングできるので、高速スイッチング処理ができるATMセルデータ送受信システム（例えば特許文献1参照。）。
(2)SONETのOC-n信号を受信回線終端装置に入力してオーバヘッド情報を処理して、同期転送信号パスごとに同期転送パス信号を分離してクロスコネクト部で装置管理制御部からのマップ情報にしたがってクロスコネクトして送信回線終端装置に入力し、送信信号レベルごとのオーバへッド情報を付加して、SONETのOC-n信号を出力するとともに、受信回線終端装置で分離された同期転送パス信号がSONET内のクロックと同期がとれなくなると、同期転送パスチャンネル選択部で装置管理制御部からの選択信号により選択してPJCカウント部でカウントし、PJCパラメータを生成するPJCパラメータ生成におけるチャンネル選択方法（例えば特許文献2参照。）。
特開平11-243391号公報 特開2000-307536号公報
図20には、図18に示した従来例においてSONETフレームのフォーマットの流れを示しており、図示のように、メモリESの出力データ(8)、DRAM1の出力データ(16)、タイムスロット入替部ITCの出力データ(21)、及びオーバヘッド挿入部OHINSの出力データ(25)は、入力したSONETフレームのデータフォーマットを変換すること無くそのままタイムスロットが入れ替えられて出力されていた。すなわち、このチャネル切替装置においては、インタフェース部IFrからインタフェース部IFsまで同一のマスタクロック(3)で制御されていた。
しかしながら、今後は、伝送速度の高速化、大容量化が予想される中、高効率で回線の組み合わせの自由度が大きい伝送方式が求められており、回路規模は勿論のこと、チャネル数が増加することにより、回線の組み合わせ数も増加する。これを上記のような従来の方式で実現しようとすると配線数が膨大になり、集積回路のレイアウトでのタイミングマージン不足を生じたり、レイアウトが不可能になるなど開発に支障をきたす虞れがある。
一方、近年のLSI集積技術は目ざましく発展し、分割されていた機能を1つのLSI内に取り込み集積することで装置の小型化が進められている。しかしながら、デバイスによって動作速度や回路規模等の制約があり、これらは回路設計において機能を実現するための障害となっている。
具体的には、回路の集積度を上げようとした場合に、最も集積度が高いタイムスロット入替部(TSI)の速度を、そのインタフェース部と同等のクロック速度で動作させることが難しくなって来る。すなわち、タイムスロット入替部の動作速度を下げる為に更なる分割(Bit Slice)を行えば速度に対する問題は解消するが、回路規模が増大するという問題がある。
また、タイムスロット入替部でのTSI処理においてオーバヘッドを含めて全データについて行っているためディジタル信号の変化に伴う高動作率による消費電力の増大という問題もあった。
従って、本発明は、タイムスロット入替部の動作速度又は動作率（電力消費率）の低減化を図ることにより、大容量な信号における高効率で自由度の高いチャネル切替方法及び装置を提供することを目的とする。
上記の目的を達成するため、本発明に係るチャネル切替方法（又は装置）は、チャネル毎に分離された主信号データのオーバヘッドを切り離してタイムスロット入替部に与える第1ステップ（又は第1部）と、該切り離されたオーバヘッドを保持する第2ステップ（又は第2部）と、該タイムスロット入替部でタイムスロットが入替された該主信号データに、該保持されている該オーバヘッドを挿入し、さらに全チャネル分を多重化して出力する第3ステップ（又は第3部）と、を備えたことを特徴とする。
すなわち、本発明では、タイムスロット入替部(TSI)の前段において各チャネルの主信号データのオーバヘッドを取り除き、これをタイムスロット入替部に入力してタイムスロットの入替を行うと共に、その取り除いたオーバヘッドは別途保持しておき、タイムスロット入替部でチャネル入替されたデータが出力されて来たとき、その保持しておいたオーバヘッドを付加し、これを全チャネル分について多重化して出力するようにしたものである。
今、主信号データをSTS-12フレームデータとした例で、図12を参照して説明すると、タイムスロット入替部への入力データ(77.76MHz)を１フレーム分9720bitからオーバヘッド(SOH/LOH)を削除することによって9396bitになり、フレーム周期で均等割りするとクロック周波数が75.168MHzとなり、タイムスロット入替部の動作クロックを0.966倍に低減することができる。よって、内部の動作が速度が低下する為、消費電力を削減できる。また、動作速度の低下によってタイミングマージンも443ps改善する事ができる。
また、本発明では、チャネル毎に分離された主信号データのオーバヘッドを一定値に固定する第1ステップと、該主信号データをタイムスロット入替部に与える第2ステップと、該タイムスロット入替部でタイムスロットが入替された該主信号データを全チャネル分について多重化して出力する第3ステップと、を備えることができる。
すなわち、タイムスロット入替部へ入力される主信号データにはオーバヘッドが含まれているため、上記のようなクロック速度低減はできないが、TSI部のデータ変化率を0.966倍に低減することができる。よって、内部の動作変動率が低下する為、消費電力を削減できる。
上記のオーバヘッドを該タイムスロット入替部に与える際に用いるフォーマット変換用メモリのパリティエラーの検出を行ってもよい。
これにより、フォーマット変換に用いるメモリの故障診断を行う事によって、部品の信頼性及びデータの信頼性を高め、タイムスロット入替部でのタイムスロット入替で別スロットに不正なデータが流れないように制御ができる。
また上記の該メモリとして、DRAM又はレジスタを用いることができる。
すなわち、メモリとしてDRAMを用いてもよいし、一般的に壊れやすいとされているDRAMをレジスタにすることによって部品の信頼性を高めることができる。
以上説明したように、本発明によれば、タイムスロット入替部(TSI)の動作速度又は動作率の低減化が図れ、消費電力が削減でき、集積度の高いLSI内でのタイミングマージンが改善することによってLSI集積度を上げることができ、さらには装置の小型化を実現することができる。
また、タイムスロット入替部の回線設定及び回線切替がソフト制御のみになることで、汎用的なTSIが実現する。
・実施例[1]：図1〜図3
図1は、本発明に係るチャネル切替方法及び装置の実施例[1]を示したものである。この実施例[1]と、図13に示した従来例とはインタフェース部IFr(IFr#1…IFr#n)及びIFs(IFs#1…IFs#n)並びにタイムスロット入替部ITC(ITC#1及びITC#2)は同様のものを用いることができる。
ただし、フォーマット変換部FCr(FCr#1…FCr#n)においては、アラーム挿入部ALMINS(ALMINS#1…ALMINS#n)は用いられず、インタフェース部IFrにおけるメモリESの出力データ(8),(10)…(12)はそのままDRAM1(DRAM1#1…DRAM1#n)に送られるようになっている。そして、さらに、このチャネルデータ(8) ,(10)…(12)は、オーバヘッド分岐部OHDRP#1…OHDRP#n（以下、符号OHDRPで総称することがある。）に与えられ、このオーバヘッド分岐部OHDRPからはオーバヘッド(SOH/LOH)が抽出されて制御部CNTに送られるようになっている。
また、カウンタCTR3(CTR3#1…CTR3#n)は、従来例の場合には、マスタクロック(3)とタイミングパルス(1)とを受けていたが、この実施例[1]においては、マスタクロック(3)は与えられず、TSIクロック(2)とタイミングパルス(1)とが与えられている点が異なっている。
また、カウンタCTR4においても、マスタクロック(3)及びタイミングパルス(1)の代わりに、TSIクロック(2)及びタイミングパルス(1)とが与えられて、タイミング信号(20)及び(27)出力されるようになっている。従って、これらのパルス信号(20)及び(27)はタイムスロット入替部ITC及びフォーマット変換部FCsのカウンタCTR5に与えられるので、タイムスロット入替部ITC及びフォーマット変換部FCsはマスタクロック(3)ではなくTSIクロック(2)で動作することになる。
このような実施例[1]の動作を、図2に示したタイムチャートを参照して以下に説明する。
まず、上記のようにインタフェース部IFrの動作は従来例と同様であるので、データ(5)…(13)は、図14に示した従来例のタイムチャートと同様である。
今、チャネル#1の動作に関して説明すると、メモリES#1からの出力データ(8)は、DRAM1#1に送られるとき、オーバヘッド分岐部OHDRP#1がその中からポインタデータを含むオーバヘッドを抽出すると共に、インタフェース部IFr#1における同期部SYNC#1で検出された「同期外れ、AIS、断」等のアラーム情報を抽出して制御部CNTへ出力する。
フォーマット変換部FCr#2におけるオーバヘッド分岐部OHDRP#2、…、フォーマット変換部FCr#nにおけるオーバヘッド分岐部OHDRP#nにおいても同様に、データ(10)…(12)からポインタデータ並びにアラーム情報を抽出して制御部CNTへ出力する。
DRAM1#1では、その書込アドレス信号(14)がカウンタCTR2#1で生成されるが、メモリES#1からの出力データ(8)のオーバヘッド(SOH/LOH)はDRAM1#1には書き込まれない。同様に、フォーマット変換部FCr#2における入力データ(10)を記憶するDRAM1#2についても同様であり、さらにはフォーマット変換部FCr#nに入力されるデータ(12)のオーバヘッドも、DRAM1#nに書き込まれない。
このように、データ(8),(10)…(12)中のオーバヘッドがDRAM1に書き込まれない理由は、図2に示すように、カウンタCTR2はカウンタCTR1からのタイミングパルス（これはタイミングパルス(9),(11)…(13)に対応したもの。）を受けて、カウント“7”までカウントした時点でオーバヘッドの先頭が来ることを予め知っていてカウントを停止し、その後のマスタクロック(3)によるカウントでオーバヘッドの末尾が来た時点を知り、以てカウント“8”で書込を再開するようになっているためである。
また、データの先頭位置は、インタフェース部IFrが異なった経路を有している為、DRAM1の読出で全ポートを揃える。カウンタCTR3は、TSIクロック(2)及びタイミングパルス(1)を用いてDRAM1の読出アドレス信号(15)…(18)を生成して、DRAM1からはデータ(16)…(19)を読み出す。
カウンタCTR4では、タイミングパルス(1)及びTSIクロック(2)に合わせてタイムスロット入替部ITC#1及びITC#2のカウント信号(20)を生成して与える。ここでは、図12に関しても説明したとおり、フレーム長に合わせて1/9396分周の信号とする。タイムスロット入替部ITC#1及びITC#2では、カウンタCTR4からのカウント信号(20)と制御部CNTからの制御信号CSによってタイムスロットの入替を行い、データ(21)を出力する。
フォーマット変換部FCsにおいては、タイムスロット入替部ITC#1及びITC#2の2系統から来るデータ(21)を多重部MUX#1…MUX#nで多重化し、8ビットのデータをDRAM2に書き込む。このとき、DRAM2の書込アドレス信号(22)は、カウンタCTR5がカウンタCTR4からのTSIクロック(2)と同じ速度のクロック信号(27)とタイミングパルス(1)とを受けることによって生成される。また、DRAM2の読出アドレス信号(23)は、カウンタCTR6がラインデータ出力側のクロックデータリカバリ部CDRsによって生成されたラインクロックに基づいて発生され、この読出アドレス信号(23)に従ってDRAM2はデータ(24)を読み出してオーバヘッド挿入部OHINSに出力する。
このオーバヘッド挿入部OHINSでは、制御部CNTからのオーバヘッドデータ等をデータ(24)を挿入して得られたデータ(25)を並直列変換部P/Sに送る。この並直列変換部P/Sでは、オーバヘッド挿入部OHINS#1…OHINS#nからのデータ(25)をパラレルシリアル変換し、クロックデータリカバリ部CDRsへ出力し、このクロックデータリカバリ部CDRsでレベル変換を行ってラインデータ(26)を出力することになる。
図3には、上記の実施例[1]におけるSONETフレームのフォーマットの流れが示されており、メモリESの出力データ(8)はSONETフレームの通常の形を有しているが、DRAM1に格納されるときにはオーバヘッド(SOH/LOH)が取り除かれた形となり、従ってこれがDRAM1から読み出されてタイムスロット入替部ITCにおいて処理されるときにも、同様にオーバヘッドが削除されているので、図12に示すように、タイムスロット入替部ITCでの処理速度は、従来が77.76Mb/sであったものに対し、76.168Mb/sに低減されていることが分かる。そして、オーバヘッド挿入部OHINSの出力データ(25)は通常のSONETフレームに戻されることになる。
・実施例[2]：図4、図2及び図3
この実施例[2]と、上記の実施例[1]との違いは、フォーマット変換部FCr#1…FCr#nにおいて、それぞれ、パリティ挿入部PTYINSr#1…PTYINSr#n、及びパリティエラー検出部PTYDETr#1…PTYDETr#nを新たに設け、またフォーマット変換部FCs#1…FCs#nにおいてそれぞれ、パリティ挿入部PTYINSs#1…PTYINSs#n、及びパリティエラー検出部PTYDETs#1…PTYDETs#nを設けた点である。
これによりフォーマット変換部FCrにおいて、DRAM1に対するパリティの生成をパリティ挿入部PTYINSで行い、DRAM1にデータ(8),(10)…(12)と共に書き込み、また、パリティエラーの検出をDRAM1の出力データ(15)…(18)に対してパリティエラー検出部PTYDETで行う。
同様にフォーマット変換部FCsにおいても、DRAM2に対するパリティの生成をパリティ挿入部PTYINSで行うと共に、パリティエラーの検出をパリティエラー検出部PTYDETで行うようにし、タイムスロット入替部ITCでの動作速度を低減させながらパリティエラーの検出を行うことができるようになっている。
この実施例[2]の動作は、図2に示したタイムチャートと同様であり、またフレームフォーマットの流れは図3に示したものと同様である。
・実施例[3]：図5、図2及び図3
この実施例[3]の場合には、上記の実施例[1]及び[2]において、フォーマット変換部FCrにおけるDRAM1及びフォーマット変換部FCsにおけるDRAM2を、それぞれレ、ジスタRGS1(RGS1#1…RGS1#n)及びRGS2(RGS2#1…RGS2#n)で構成した点が異なっている。
このようにDRAMをレジスタで実現した場合も上記の各実施例と同様にタイムスロット入替部ITCでの動作を低減させることが可能となる。
・実施例[4]：図6〜図8
この実施例[4]の場合には、フォーマット変換部FCr#1…FCr#nにおいて入力データ(8),(10)…(12)をDRAM1#1…DRAM1#nに入力する経路にオーバヘッドマスク部OHMSK#1…OHMSK#nを挿入した点が相違している。
この実施例[4]の動作を図7に示したタイムチャートを参照して以下に説明する。
この実施例[4]においても、データ(6)…(13)は上記の各実施例と同様であるが、フォーマット変換部FCr#1においては、オーバヘッド分岐部OHDRP#1は上記の各実施例と同様にオーバヘッドのポインタデータの抽出及びアラーム情報を制御部CNTへ出力するが、このとき、データ(8)は、オーバヘッドマスク部OHMSK#1にも送られ、このオーバヘッドマスク部OHMSK#1では、オーバヘッドのSOH/LOH領域を“1”又は“0”に固定にしたデータ(8-1)に変換してDRAM1#1に出力する。
これは、フォーマット変換部FCr#2においても同様にして、入力データ(10)に対し、オーバヘッドマスク部OHMSK#2がオーバヘッド(SOH/LOH)に関して“1”又は“0”のデータ(10-1)に固定してDRAM1#2に出力する。以下同様にしてフォーマット変換部FCr#nにおいても、入力データ(12)をオーバヘッドマスク部OHMSK#nによりデータ(12-1)を変換してDRAM1#nに出力している。
この後の動作は、図13及び図14に示した従来例の動作と同様であり、DRAM1は、カウンタCTR2によって生成された書込アドレス信号(14)に従ってデータ(8-1),(10-1)…(12-1)を格納し、且つカウンタCTR3#1によって生成された読出アドレス信号(15) …(18)によってデータ(16)を読み出してタイムスロット入替部ITC#1及びITC#2に同時出力する。
カウンタCTR4では、タイミングパルス(1)及びマスタクロック(3)に合わせてタイムスロット入替部ITC#1及びITC#2に対するカウント信号(20)を生成する。ここでは、フレーム長に合わせて1/9720分周の信号とする。
タイムスロット入替部ITC#1及びITC#2では、カウント信号(20)と制御部CNTからの制御信号CSとによってタイムスロットの入替処理を行い、データ(21)をフォーマット変換部FCsに出力する。
フォーマット変換部FCsでは、タイムスロット入替部ITC#1及びITC#2の2系統から来るデータ(21)を多重部MUXにおいて多重化し、カウンタCTR5によって生成された書込アドレス信号(22)によってDRAM2に書込を行う。このときの書込アドレス信号(22)は、カウンタCTR4で生成されたマスタクロック(3)の速度に対応したカウント信号(27)とタイミングパルス(1)に基づいて生成される。
そして、クロックデータリカバリ部CDRsで生成されたラインクロックに基づき、カウンタCTR6が読出アドレス信号(23)を生成してDRAM2に与えることにより、DRAM2からはデータ(24)が出力され、これがインタフェース部IFs#1に出力される。従ってこのとき、“1”又は“0”に固定されていたオーバヘッド部は制御部CNTからのオーバヘッドデータによってSOH/LOHデータに書き換えられることになる。
この後、インタフェース部IFsでは、オーバヘッド挿入部OH INSの出力データ(25)を各チャネルにおいて並直列変換部P/Sに並列入力し、これを直列変換することにより、クロックデータリカバリ部CDRsに与え、ここでレベル変換を行いラインデータ(26)として出力する。
図8には、この実施例[4]におけるフレームのフォーマットの流れが示されている。これに示すようにメモリESの出力データ(8)はSONETフレームのフォーマットを有し、このSONETフレームはオーバヘッドがDRAM1に格納されるときに“1”又は“0”に固定されてタイムスロット入替部でタイムスロットの入替が行われるが、フォーマット変換部FCs及びインタフェース部IFsを経由するときに元のSONETフレームに戻されて出力されるので、タイムスロット入替部ITCにおける処理は動作率が下がることになり、以て消費電力が削減されることとなる。
・実施例[5]：図9、図7及び図8
この実施例[5]と、上記の実施例[4]との関係は、上記の実施例[2]と実施例[1]との関係と同様であり、実施例[4]のフォーマット変換部FCr#1…FCr#nにおいて、それぞれパリティ挿入部PTYINSr#1…PTYINSr#n、及びパリティエラー検出部PTYDETr#1…PTYDETr#nを新たに設け、またフォーマット変換部FCs#1…FCs#nにおいてそれぞれ、パリティ挿入部PTYINSs#1…PTYINSs#n、及びパリティエラー検出部PTYDETs#1…PTYDETs#nを設けた点が異なっている。
この実施例[5]の動作は、図7に示したタイムチャートと同様であり、またフレームフォーマットの流れは図8に示したものと同様である。
・実施例[6]：図10、図7及び図8
この実施例[6]の場合には、上記の実施例[4]及び[6]において、フォーマット変換部FCrにおけるDRAM1及びフォーマット変換部FCsにおけるDRAM2をそれぞれレジスタRGS1(RGS1#1…RGS1#n)及びRGS2(RGS2#1…RGS2#n)で構成した点が異なっている。
このようにDRAMをレジスタで実現した場合も、タイムチャート及びフレームフォーマットの流れは図7及び図8と同様であり、以て上記の各実施例と同様にタイムスロット入替部ITCでの動作を低減させることが可能となる。
・応用例：図11
図11は、図1に示した実施例[1]をSTSスイッチファブリックに適用した場合の応用例を示しており、図1に示したカウンタCTR2の代わりに書込アドレス生成部WAG1#…WAG1#1nを用い、カウンタCTR3の代わりに読出アドレス生成部RAG1#1…RAG1#nを用いている。また、フォーマット変換部FCsにおいて、カウンタCTR5の代わりに書込アドレス生成部WAG2#1…WAG2#nを用いると共に、カウンタCTR6の代わりに読出アドレス生成部RAG2#1…RAG2#nを用いている点が異なっている。
この応用例を、図15に示したSTS-12フレームフォーマットの入力信号を例にして以下に説明する。
まず、インタフェース部IFrにおいては上記の各実施例と同様の動作を呈し、フォーマット変換部FCrにおいては、STS-12フレーム中のオーバヘッド(SOH/LOH)を各チャネル分オーバヘッド分岐部OHDRPで抽出し、制御部CNTへ送る。
DRAM1#1では、書込アドレス生成部WAG1により77.76MHzの速度で生成されたアドレス信号(14)でデータ(8)をDRAM1#1に書き込む。このとき、SOH/LOHのタイミングでは書込アドレスの発行は行わない。また、読出アドレス生成部RAG1#1では、タイミングパルス(1)に合わせて読出アドレス信号(15)の発行を75.168MHzのクロックタイミングで行い、DRAM1からペイロードだけのデータを読み出す。同様の処理を、フォーマット変換部FCr#2…FCr#nにおいて実行する。
そして、フォーマット変換部FCrからの出力データは、ビットスライス（偶数ビット/奇数ビット）してタイムスロット入替部ITCで処理可能な1/2データ容量に分離して2個のタイムスロット入替部ITC#1及びITC#2に出力する。
タイムスロット入替部ITCでは、制御部CNTからの制御信号CSによってスロット切替、BLSR、TSI、ブリッジなどの処理を既存のシステムと同様に行う。ただし、SOH/LOH情報はタイムスロット入替部ITCの主信号に流れて来ないので制御部CNTのソフト処理だけで切替制御を行う。
フォーマット変換部FCsでは、2個のタイムスロット入替部ITC#1及びITC#2からのデータを束ねて8ビットのバイトデータとし、タイムスロット入替部ITCからのフレームの先頭を示すタイミングパルス(1)で書込アドレス生成部WAG2#1…WAG2#nで生成された書込アドレス信号(22)によってDRAM2にバイトデータの書き込みを行う。DRAM2では、読出アドレス生成部RAG2#1…RAG2#nからの読出アドレス信号(23)によってDRAM2からのデータ(24)の読み出しを行う。
このとき、読出アドレス生成部RAG2#1…RAG2#nでは、クロックデータリカバリ部CDRrからのクロックをフレーム単位で分周し、SONETフレームのオーバヘッド(SOH/LOH)に相当するタイミングで読出アドレスの発行は行わない。DRAM2から読み出したデータ(24)のSOH/LOHタイミングで、制御部CNTからのオーバヘッドデータをインタフェース部IFs#1…IFs#nのオーバヘッド挿入部OHINS#1…OHINS#nで挿入する。並直列変換部P/Sでは、ライン側のデータレートに合わせてデータ(25)のパラレルシリアル変換を行う。
なお、本発明は、上記実施例によって限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
本発明に係るチャネル切替方法及び装置の実施例[1]を示したブロック図である。 本発明に係るチャネル切替方法及び装置の実施例[1]〜[3]に共通のタイムチャート図である。 本発明に係るチャネル切替方法及び装置の実施例[1]〜[3]に共通のフレームフォーマットの流れ図である。 本発明に係るチャネル切替方法及び装置の実施例[2]を示したブロック図である。 本発明に係るチャネル切替方法及び装置の実施例[3]を示したブロック図である。 本発明に係るチャネル切替方法及び装置の実施例[4]を示したブロック図である。 本発明に係るチャネル切替方法及び装置の実施例[4]〜[6]に共通のタイムチャート図である。 本発明に係るチャネル切替方法及び装置の実施例[4]〜[6]に共通のフレームフォーマットの流れ図である。 本発明に係るチャネル切替方法及び装置の実施例[5]を示したブロック図である。 本発明に係るチャネル切替方法及び装置の実施例[6]を示したブロック図である。 STSスイッチファブリックへの本発明の応用例を示したブロック図である。 チャネル切替装置の一般的な構成例を示したブロック図である。 図12に示すチャネル切替方装置を一般的なSTSスイッチファブリックに適用したときのブロック図である。 一般的なSTS-3フレームのフォーマット図である。 一般的なSTS-12フレームのフォーマット図である。 一般的なSTS-24フレームのフォーマット図である。 一般的なSTS-48フレームのフォーマット図である。 従来例によるチャネル切替方法及び装置を示したブロック図である。 従来例によるチャネル切替方法及び装置を示したタイムチャート図である。 従来例によるチャネル切替方法及び装置におけるフレームフォーマットの流れ図である。
符号の説明
CDRr, CDRs クロックデータリカバリ部
DMUX 分離部
MUX, MUX#1…MUX#n 多重部
CNT 制御部
IFr#1…IFr#n, IFs#1…IFs#n インタフェース部
FCr#1…FCr#n, FCs#1…FCs#n フォーマット変換部
ITC#1,ITC#2 タイムスロット入替部
S/P 直並列変換部
P/S 並直列変換部
SYNC#1…SYNC#n 同期部
ES#1…ES#n メモリ
OHDRP#1…OHDRP#n オーバヘッド分岐部
OHINS#1…OHINS#n オーバヘッド挿入部
PTYINSr#1…PTYINSr#n, PTYINSs#1…PTYINSs#n パリティ挿入部
PTYDETr#1…PTYDETr#n, PTYDETs#1…PTYDETs#n パリティエラー検出部
CTR1#1…CTR1#n, CTR2#1…CTR2#n, CTR2#1…CTR2#n, CTR4, CTR5#1…CTR5#n, CTR6#1…CTR6#n カウンタ
DRAM1#1…DRAM1#n, DRAM2#1…DRAM2#n DRAM
RGS1#1…RGS1#n, RGS2#1…RGS2#n レジスタ
OHMSK#1…OHMSK#n オーバヘッドマスク部
RAG1#1…RAG1#n 読出アドレス生成部
WAG1#…WAG1#1n 書込アドレス生成部
図中、同一符号は同一又は相当部分を示す。

Claims (8)

  1. チャネル毎に分離された主信号データのオーバヘッドを切り離してタイムスロット入替部に与える第1ステップと、
    該切り離されたオーバヘッドを保持する第2ステップと、
    該タイムスロット入替部でタイムスロットが入替された該主信号データに、該保持されている該オーバヘッドを挿入し、さらに全チャネル分を多重化して出力する第3ステップと、
    を備えたことを特徴とするチャネル切替方法。
  2. チャネル毎に分離された主信号データのオーバヘッドを一定値に固定する第1ステップと、
    該主信号データをタイムスロット入替部に与える第2ステップと、
    該タイムスロット入替部でタイムスロットが入替された該主信号データを全チャネル分について多重化して出力する第3ステップと、
    を備えたことを特徴とするチャネル切替方法。
  3. 請求項１又は２において、
    該オーバヘッドを該タイムスロット入替部に与える際に用いるフォーマット変換用メモリのパリティエラーの検出を行うステップをさらに含むことを特徴とするチャネル切替方法。
  4. 請求項１から３のいずれか一つにおいて、
    該メモリが、DRAM又はレジスタであることを特徴としたチャネル切替方法。
  5. チャネル毎に分離された主信号データのオーバヘッドを切り離してタイムスロット入替部に与える第1部と、
    該切り離されたオーバヘッドを保持する第2部と、
    該タイムスロット入替部でタイムスロットが入替された該主信号データに、該保持されている該オーバヘッドを挿入し、さらに全チャネル分を多重化して出力する第3部と、
    を備えたことを特徴とするチャネル切替装置。
  6. チャネル毎に分離された主信号データのオーバヘッドを一定値に固定する第1部と、
    該主信号データをタイムスロット入替部に与える第2部と、
    該タイムスロット入替部でタイムスロットが入替された該主信号データを全チャネル分について多重化して出力する第3部と、
    を備えたことを特徴とするチャネル切替装置。
  7. 請求項５又は６において、
    該オーバヘッドを該タイムスロット入替部に与える際に用いるフォーマット変換用メモリのパリティエラーの検出を行う手段をさらに含むことを特徴とするチャネル切替装置。
  8. 請求項５から７のいずれか一つにおいて、
    該メモリが、DRAM又はレジスタであることを特徴としたチャネル切替装置。
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