KR20050011760A

KR20050011760A - 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및그 복원방법

Info

Publication number: KR20050011760A
Application number: KR1020030050497A
Authority: KR
Inventors: 서일원
Original assignee: 삼성전자주식회사
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-01-31

Abstract

지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및 그 복원방법이 개시된다. 본 발명에 의한 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치는 어큐뮬레이터, 에지 검출 및 데이터 출력부, 데이터 선택 제어부, 및 주파수 오프셋 핸들러를 구비하는 것을 특징으로 한다. 어큐뮬레이터는 복수의 샘플링 데이터 신호들을 수신하여 저장하고, 설정된 수의 샘플링 데이터 신호들을 병렬로 출력한다. 에지 검출 및 데이터 출력부는 병렬로 수신되는 샘플링 데이터 신호들에 응답하여 복수의 에지 검출 신호들을 출력하고, 복수의 선택 신호들에 응답하여 복수의 에지 검출 신호들로부터 복수의 유효 데이터 신호들을 선택하여 출력한다. 데이터 선택 제어부는 복수의 에지 검출 신호들의 값에 따라 에지 정보를 포함하는 에지 검출 신호(이하, 기준 신호라 함)들과 에지 정보를 포함하지 않는 에지 검출 신호(이하, 선별 대상 신호)들로 구분하고, 에지 검출 및 데이터 출력부가 기준 신호들에 연속하는 선별 대상 신호들을 선택 또는 스킵하도록 복수의 선택 신호들을 출력한다. 주파수 오프셋 핸들러는 수신되는 복수의 유효 데이터 신호들의 오차를 정정하여 복원된 병렬 데이터 신호들을 출력한다. 본 발명에 의한 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및 그 복원방법은 전송 채널내에 발생되는 지터 성분의 영향을 줄일 수 있는 장점이 있다.

Description

지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및 그 복원방법{Data recovery apparatus for use of high speed serial link having a high tolerance for jitter and data recovering method of the same}

본 발명은 고속 직렬 데이터 통신을 위한 데이터 복원장치 및 그 복원방법에 관한 것으로서, 특히, 지터(jitter) 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및 그 복원방법에 관한 것이다.

일반적으로, 고속 직렬 링크에서 사용되는 직렬 인터페이스 장치는 병렬 형식의 데이터를 직렬 형식으로 변환하여 전송하고, 직렬 형식의 데이터를 수신하여 다시 병렬 형식으로 복원한다. 이러한 직렬 인터페이스 장치는 내부 클럭 신호를 발생하는 위상 동기 루프(phase locked loop, 이하, PLL이라 함)를 포함하고, 수신측 PLL의 재락킹 여부에 따라 크게 두 가지로 분류될 수 있다.

첫 번째는, 전송측 직렬 인터페이스 장치의 PLL에서 발생되는 내부 클럭 신호의 주파수와 수신측 직렬 인터페이스 장치의 PLL에서 발생되는 내부 클럭 신호의 주파수를 일치시키지 않는 경우이다. 이 경우, 수신측 직렬 인터페이스 장치는 주파수 오프셋 핸들러(frequency offset handler)를 더 포함한다. 상기 주파수 오프셋 핸들러는 송신측과 수신측의 클럭 신호들간의 주파수 오프셋에 의해 발생되는 데이터의 에러를 정정한다. 두 번째는, 전송측 직렬 인터페이스 장치의 PLL에서 발생되는 내부 클럭 신호의 주파수와 수신측 직렬 인터페이스 장치의 PLL에서 발생되는 내부 클럭 신호의 주파수를 일치시키는 경우이다. 이 경우, 수신측 직렬 인터페이스 장치의 PLL은 수신되는 데이터 스트림으로부터 클럭 정보를 추출하고, 그 클럭 정보에 따라 재락킹된다. 그 결과, 송신측과 수신측 직렬 인터페이스 장치의 내부 클럭 신호들의 주파수가 일치하게 된다. 이러한 직렬 인터페이스 장치에 의한 종래의 데이터의 복원 방식의 일례로서 오버 샘플링에 의한 데이터의 복원 방식이 있다. 상기 오버 샘플링 구조를 사용하는 일반적인 고속 직렬 링크의 데이터 수신부가 도 1에 도시된다.

도 1을 참고하면, 데이터 수신부(10)는 PLL(11), 오버 샘플러(12), 및 클럭 및 데이터 복원장치(Clock and Data Recovery)(13)를 포함한다. 상기 PLL(11)은 수신되는 직렬 데이터(DATA_SR)를 소정 간격을 두고 래치하기 위한 복수의 샘플링 클럭 신호들(CKA, CKB, CKC)을 발생한다. 상기 오버 샘플러(12)는 상기 샘플링 클럭 신호들(CKA, CKB, CKC)의 에지에 동기하여 상기 직렬 데이터(DATA_SR)를 소정 간격을 두고 래치한다. 상기 오버 샘플러(12)는 소정 간격을 두고 래치된 샘플링 데이터 신호들(SDA∼SDC)을 출력한다. 상기 클럭 및 데이터 복원장치(13)는 상기 샘플링 데이터 신호들(SDA∼SDC)로부터 트랜지션 구간을 검출하고, 그 트랜지션 구간에서 가장 멀리 떨어진 위치의 샘플링 데이터 신호를 유효 데이터 신호로서 출력한다. 또, 상기 PLL(11)은 상기 유효 데이터 신호로서 출력된 상기 샘플링 데이터 신호를 래치하는데 사용된 샘플링 클럭 신호에 의해 재락킹된다.

다음으로, 종래 기술에 따른 데이터 복원장치의 구성 및 구체적인 동작을 도 2 및 도 3을 참고하여 좀 더 상세히 설명한다.

도 2를 참고하면, 데이터 복원장치(20)는 어큐뮬레이터(accumulator)(21), 트랜지션 검출부(22), 가산기(23), 데이터 선택부(24), 및 먹스(25)를 포함한다.

상기 어큐뮬레이터(21)는 오버 샘플러(도 1의 12참고)로부터 출력되는 샘플링 데이터 신호들(SDA∼SDC)을 소정 개수만큼 저장한다. 상기 트랜지션 검출부(22)는 복수의 XOR 게이트들(31∼33)로 구현될 수 있다. 도 2에서는 상기 트랜지션 검출부(22)의 일부만이 도시된다. 도 3에 도시된 것과 같이, 상기 XOR 게이트(31)는 상기 샘플링 데이터 신호(SDA(N))와 샘플링 데이터 신호(SDB(N))를 논리 연산하여 제1 출력 신호(EXA)를 출력한다. 상기 XOR 게이트(32)는 상기 샘플링 데이터 신호(SDB(N))와 샘플링 데이터 신호(SDC(N))를 논리 연산하여 제2 출력 신호(EXB)를 출력한다. 또, 상기 XOR 게이트(33)는 이전 데이터에 대한 샘플링 데이터 신호(SDC(N-1))(N은 1이상의 자연수)와 현재 데이터에 대한 상기 샘플링 데이터 신호(SDA(N))를 논리 연산하여 제3 출력 신호(EXC)를 출력한다. 여기에서, 상기 제1 내지 상기 제3 출력 신호들(EXA∼EXC)은 각각의 샘플링 클럭 신호들의 에지들 사이에서 트랜지션이 발생되는지의 여부를 판단하기 위한 신호들이다. 이를 좀 더 상세히 설명하면, 샘플링 클럭 신호(CKA, 도 1 참고)의 라이징 에지와 샘플링 클럭 신호(CKB, 도 1 참고)의 라이징 에지 사이의 간격을 제1 클럭 구간이라 하고, 상기 샘플링 클럭 신호(CKB)의 라이징 에지와 샘플링 클럭 신호(CKC, 도 1 참고)의 라이징 에지 사이의 간격을 제2 클럭 구간이라 한다. 또한, 상기 샘플링 클럭 신호(CKC)의 라이징 에지와 상기 샘플링 클럭 신호(CKA)의 라이징 에지 사이의 간격을 제3 클럭 구간이라 한다. 예를 들어, 상기 제1 출력 신호(EXA)가 "1"인 경우, 상기 제1 클럭 구간에서 데이터 값이 트랜지션된 것임을 알 수 있다.

상기 가산기(23)는 상기 제1 내지 상기 제3 출력 신호들(EXA∼EXC)을 수신하고, 상기 제1 내지 상기 제3 클럭 구간에서의 트랜지션 발생 횟수를 카운팅하고 소정 시간 동안 그 카운팅 값을 누적시킨다. 상기 가산기(23)는 누적된 상기 카운팅 값을 비교하여, "1"의 값이 가장 많은 구간, 즉, 트랜지션이 가장 많이 발생된 구간을 검출하고, 그 결과로서 카운팅 신호들(CNT1∼CNT3)을 출력한다. 상기 데이터 선택부(24)는 상기 카운팅 신호들(CNT1∼CNT3)에 응답하여, 소정의 데이터 선택신호(SEL)를 출력한다.

이를 좀 더 상세히 설명하면, 상기 가산기(24)는 상기 제3 클럭 구간에서 트랜지션이 가장 많이 발생될 때, 상기 카운팅 신호(CNT1∼CNT3)를 "100"으로 출력한다. 상기 데이터 선택부(24)는 트랜지션이 가장 많이 발생된 구간에서 가장 멀리 떨어진 샘플링 데이터 신호를 유효 데이터 신호로 선택하도록 상기 데이터 선택신호(SEL)를 출력한다. 여기에서, 상기 카운팅 신호(CNT1∼CNT3)가 "100"이므로, 상기 데이터 선택부(24)는 상기 먹스(25)가 상기 클럭 신호(CKB)에 의해 래치되는 상기 샘플링 신호(SDB(N))를 유효 데이터로서 출력하도록 제어한다.

그러나, 상기와 같이 구성된 종래의 데이터 복원장치는 지터 성분의 영향으로 제1 내지 제3 클럭 구간내에 존재하는 직렬 데이터의 트랜지션 수가 균일할 경우 데이터 복원시 에러가 발생될 가능성이 크다.

도 4a 및 도 4b는 종래 기술에 따른 데이터 복원장치에 의해 복원된 데이터를 설명하기 위한 도면이다. 도 4a는 수신되는 직렬 데이터의 주파수가 수신측 샘플링 클럭 신호들의 주파수 보다 더 높은 경우 복원된 데이터를 나타내고, 도 4b는 수신되는 직렬 데이터의 주파수가 수신측 샘플링 클럭 신호들의 주파수 보다 더 낮은 경우 복원된 데이터를 나타낸다.

도 4a에서, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 높기 때문에, 복원된 데이터에서 손실 데이터가 발생된다. 여기에서, 10비트의 직렬 데이터들이 하나의 세트를 이룰 때, 데이터 복원장치는 하나의 세트 단위로 데이터를 복원한다. 복원된 데이터에서 손실 데이터가 발생될 때, 데이터 복원장치는 10비트의 데이터 세트를 맞추기 위해, 손실된 데이터 대신 다음 세트의 데이터(D10)를 가져오게 된다.

또, 도 4b에서, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 낮기 때문에, 복원된 데이터에서 중복(overlap) 데이터가 발생된다. 여기에서, 10비트의 직렬 데이터들이 하나의 세트를 이룰 때, 데이터 복원장치는 10비트의 데이터 세트를 맞추기 위해, 마지막 비트의 데이터(D9)를 다음의 데이터 세트에서 복원한다. 상기와 같이, 종래 기술에 따른 데이터 복원장치는 수신되는 직렬 데이터의 주파수와 샘플링 클럭 신호들의 주파수 차이에 따라 복원된 데이터에서 손실 데이터 또는 중복 데이터가 발생된다.

도 5 및 도 6은 도 2에 도시된 트랜지션 검출부에 의해 검출된 제1 내지 제3클럭 구간에 각각 존재하는 트랜지션 개수를 나타내는 도면이다. 도 5는 전송 채널내에 지터가 발생되지 않은 경우 제1 내지 제3 클럭 구간에 존재하는 트랜지션 개수와 비트 에러율(bit error rate, BER)을 나타낸다. 여기에서, 상기 전송 채널은 데이터 송신측과 수신측을 연결하는 전송 라인을 의미한다.

도 5를 참고하면, 먼저, (a)와 같이, 전송 채널내에서 지터가 발생되지 않은 경우 비트 에러 개수는 "0"이다. 또, (b)∼(c)와 같이, 제1 클럭 구간, 즉, 샘플링 클럭 신호들(CKA, CKB)의 에지들 사이에서의 트랜지션 개수는 "0"이다. 마찬가지로, 제2 클럭 구간, 즉, 상기 샘플링 클럭 신호들(CKB, CKC)의 에지들 사이에서의 트랜지션 개수는 "0"이다. 한편, 제3 클럭 구간, 즉, 상기 샘플링 클럭 신호들(CKC, CKA)의 에지들 사이에서의 트랜지션의 개수는 시간이 경과함에 따라 "0"과 "20"사이에서 가변된다. 따라서, 제3 클럭 구간에서 데이터 값이 트랜지션된 것임을 알 수 있다. 상기와 같이, 전송 채널내에서 지터가 발생되지 않은 경우 트랜지션 구간은 상기 제1 내지 상기 제3 클럭 구간 중 어느 하나에 존재한다.

다음으로, 도 6은 전송 채널내에 지터가 발생된 경우 상기 제1 내지 상기 제3 클럭 구간의 트랜지션 개수를 나타낸다. 도 6을 참고하면, (a)∼(c)와 같이, 상기 제1 내지 상기 제3 클럭 구간들 모두에 트랜지션이 존재하고, 그 트랜지션의 개수는 시간이 경과함에 따라 가변된다. 그 결과, 특정 시점에서 상기 제1 내지 상기 제3 클럭 구간에 각각 존재하는 트랜지션의 수는 거의 동일하게 된다. 이처럼, 상기 제1 내지 상기 제3 클럭 구간에서 트랜지션의 수가 거의 동일할 때, 정확한 트랜지션 구간의 검출이 어려워지고, 도 7의 (c)에 도시된 것과 같이, 복원된 데이터 데이터에 에러가 발생된다. 또한, 도 7의 (a)에 도시된 것과 같이, 비트 에러율이 증가된다.

상기한 것과 같이, 종래 기술에 따른 고속 직렬 링크의 데이터 복원장치는 전송 채널에 지터 성분이 발생하는 경우 정확한 트랜지션 구간을 검출하기 어렵기 때문에 복원된 데이터에 에러가 발생되는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 직렬 데이터의 에지를 기준으로 샘플링 데이터 신호의 선택과 스킵을 반복적으로 수행하여 데이터를 복원하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치 및 그 복원방법을 제공하는데 있다.

도 1은 일반적인 고속 직렬 링크의 데이터 수신부를 나타내는 블록도이다.

도 2는 종래 기술에 따른 데이터 복원장치를 나타내는 도면이다.

도 3은 도 2에 도시된 데이터 복원장치의 동작을 설명하기 위한 도면이다.

도 4a 및 도 4b는 종래 기술에 따른 데이터 복원장치에 의해 복원된 데이터를 설명하기 위한 도면이다.

도 5 및 도 6은 도 2에 도시된 트랜지션 검출부에 의해 검출된 제1 내지 제3 클럭 구간의 트랜지션 개수를 나타내는 도면이다.

도 7은 종래 기술에 따른 데이터 복원장치에 의해 복원된 데이터와 에러 발생 비율을 나타내는 도면이다.

도 8은 본 발명에 따른 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치를 나타내는 블록도이다.

도 9는 도 8에 도시된 에지 검출 및 데이터 출력부와 주파수 오프셋 핸들러를 상세히 나타내는 도면이다.

도 10a 및 도 10b는 본 발명에 따른 지터 성분에 둔감한 고속 직렬 링크용데이터 복원장치에 의해 데이터가 복원되는 과정을 설명하기 위한 도면이다.

도 11 및 도 12는 도 9에 도시된 에지 검출부로부터 출력되는 클럭 구간별 에지 검출 신호들을 나타내는 도면이다.

도 13은 본 발명에 따른 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치에 의해 복원된 데이터와 에러 발생 비율을 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치는, 고속 직렬 링크를 통하여 수신되는 직렬 데이터가 오버 샘플러에 의해 복수의 샘플링 클럭 신호들의 에지에 동기하여 오버-샘플링된 복수의 샘플링 데이터 신호들에 응답하여 복원된 병렬 데이터 신호들을 출력하는 데이터 복원장치에 있어서, 어큐뮬레이터, 에지 검출 및 데이터 출력부, 데이터 선택 제어부, 및 주파수 오프셋 핸들러를 구비하는 것을 특징으로 한다. 어큐뮬레이터는 복수의 샘플링 데이터 신호들을 수신하여 저장하고, 설정된 수의 샘플링 데이터 신호들을 병렬로 출력한다. 에지 검출 및 데이터 출력부는 병렬로 수신되는 샘플링 데이터 신호들에 응답하여 복수의 에지 검출 신호들을 출력하고, 복수의 선택 신호들에 응답하여 복수의 에지 검출 신호들로부터 복수의 유효 데이터 신호들을 선택하여 출력한다. 데이터 선택 제어부는 복수의 에지 검출 신호들의 값에 따라 에지 정보를 포함하는 에지 검출 신호(이하, 기준 신호라 함)들과 에지 정보를 포함하지 않는 에지 검출 신호(이하, 선별 대상 신호)들로 구분하고, 에지 검출 및 데이터 출력부가 기준 신호들에 연속하는 선별 대상 신호들을 선택 또는 스킵하도록 복수의 선택 신호들을 출력한다. 주파수 오프셋 핸들러는 복수의 유효 데이터 신호들을 수신하고, 주파수 오프셋에 의한 복수의 유효 데이터 신호들의 오차를 정정하여 복원된 병렬 데이터 신호들을 출력한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치의 데이터 복원방법은, 샘플링 데이터 신호들에 응답하여 복수의 에지 검출 신호들을 출력하고, 복수의 선택 신호들에 응답하여 복수의 유효 데이터 신호들을 출력하는 에지 검출 및 데이터 출력부와, 상기 복수의 에지 검출 신호들의 값에 따라 에지 정보를 포함하는 에지 검출 신호(이하, 기준 신호라 함)들과 에지 정보를 포함하지 않는 에지 검출 신호(이하, 선별 대상 신호)들로 구분하고, 상기 에지 검출 및 데이터 출력부가 상기 기준 신호들에 연속하는 상기 선별 대상 신호들을 선택 또는 스킵하도록 상기 복수의 선택 신호들을 출력하는 데이터 선택 제어부를 구비하는 고속 직렬 링크용 데이터 복원장치의 데이터 복원방법에 있어서,

(a) 상기 샘플링 데이터 신호들을 수신하는 단계;

(b) 상기 샘플링 데이터 신호들을 논리 연산하여 상기 복수의 에지 검출 신호들을 출력하는 단계;

(c) 상기 복수의 에지 검출 신호들을 수신하고, 상기 복수의 에지 검출 신호들의 값에 따라 상기 기준 신호들과 상기 선별 대상 신호들을 판단하는 단계;

(d) 상기 기준 신호들 다음의 연속하는 상기 선별 대상 신호들로부터 상기 복수의 유효 데이터 신호들을 획득하여 출력하는 단계; 및

(e) 상기 복수의 유효 데이터 신호들의 주파수 오프셋에 의한 오차를 정정하여 복원된 병렬 데이터 신호들을 출력하는 단계를 포함하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 8은 본 발명에 따른 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치를 나타내는 블록도이다. 도 8을 참고하면, 데이터 복원장치(100)는 어큐뮬레이터(101), 에지 검출 및 데이터 출력부(102), 데이터 선택 제어부(103), 및 주파수 오프셋 핸들러(104)를 포함한다. 상기 어큐뮬레이터(101)는 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))(K는 2이상의 자연수)을 수신하여 일정 심볼 타임(symbol time) 동안 저장한다. 여기에서, 상기 심볼 타임은 상기 어큐뮬레이터(101)가 병렬로 출력할 개수만큼의 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))을 수신하는데 걸리는 시간을 나타낸다. 도 8에 도시되지 않았지만, 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))은 오버 샘플러(도 1의 12 참고)가 복수의 샘플링 클럭 신호들(CKA, CKB, CKC 도 1 참고)의 라이징 에지들에 각각 동기하여 직렬 데이터를 오버-샘플링한 신호이다. 또, 도 8에서는 3개의 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))이 도시되었지만, 샘플링 데이터 신호의 수는 샘플링 클럭 신호의 수에 따라 다양하게 변경될 수 있다. 즉, 오버-샘플링을 위해 4개의 샘플링 클럭 신호들이 사용될 때, 1비트의 직렬 데이터에 대한 샘플링 데이터 신호의 수는 4이다. 또, 샘플링 클럭 신호의 수는 1비트의 직렬 데이터 당 래치할 샘플링 데이터 신호들의 개수에 따라 다양하게 변경될 수 있다.

상기 어큐뮬레이터(101)는 설정된 수만큼의 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))을 수신하면, 수신된 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))을 병렬로 출력한다.

상기 에지 검출 및 데이터 출력부(102)는 상기 어큐뮬레이터(101)로부터 병렬로 수신되는 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))에 응답하여 복수의 에지 검출 신호들(PXRA(1∼K)∼PXRC(1∼K-1))을 출력한다. 상기 에지 검출 및 데이터 출력부(102)는 복수의 선택 신호들(SEL1∼SELK)에 응답하여 상기 복수의 에지 검출 신호들(PXRA(1∼K)∼PXRC(1∼K-1))로부터 복수의 유효 데이터 신호들(DTA1∼DTAF)(F는 2이상의 자연수)을 추출한다. 또, 상기 에지 검출 및 데이터 출력부(102)는 소정의 제어신호(CTL1)에 응답하여, 추출된 상기 유효 데이터 신호들(DTA1∼DTAF)을 병렬로 출력한다. 상기 에지 검출 및 데이터 출력부(102)는 추출된 상기 유효 데이터들(DTA1∼DTAF)의 수를 카운팅하여, 그 카운팅 값을 누적시키고, 누적된 카운팅 값(CNT)을 출력한다.

상기 데이터 선택 제어부(103)는 상기 에지 검출 및 데이터 출력부(102)로부터 수신되는 상기 복수의 에지 검출 신호들(PXRA(1∼K)∼PXRC(1∼K-1))의 값에 따라 상기 선택 신호들(SEL1∼SELK)을 출력한다.

상기 주파수 오프셋 핸들러(104)는 상기 카운팅 값(CNT)에 응답하여 상기 제어신호(CTL1)를 출력하고, 상기 유효 데이터 신호들(DTA1∼DTAF)을 수신한다. 상기 주파수 오프셋 핸들러(104)는 수신된 상기 유효 데이터 신호들(DTA1∼DTAF)에서 주파수 오프셋에 의해 발생된 데이터의 오차를 정정하여 복원된 병렬 데이터 신호(PDTA)를 출력한다.

도 9는 도 8에 도시된 에지 검출 및 데이터 출력부(102)와 주파수 오프셋 핸들러(103)를 상세히 나타내는 도면이다. 도 9를 참고하면, 에지 검출 및 데이터 출력부(102)는 에지 검출부(110), 데이터 선택부(120), 데이터 레지스터(130), 및 카운터(140)를 포함한다. 상기 에지 검출부(110)는 복수의 검출 회로들(ED1∼EDK), 및 복수의 저장부들(SG1∼SGK)을 포함한다. 상기 복수의 검출 회로들(ED1∼EDK) 각각은 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)을 포함한다. 여기에서, 상기 복수의 검출 회로들(ED1∼EDK) 각각에 포함되는 상기 XOR 게이트들의 수는 샘플링 클럭 신호들의 수와 동일하다.

상기 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)은 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))에 응답하여 논리 신호들(PX11, PX21,PX31∼PX1K, PX2K, PX3K)을 출력한다. 이를 좀 더 상세히 설명하면, 상기 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)은 서로 이웃한 샘플링 데이터 신호들을 배타적 OR 연산하여, 그 결과로서 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)을 출력한다. 상기 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)은 이웃한 샘플링 데이터 신호들이 동일한 논리 값을 가질 때 "0"의 논리 신호를 출력하고, 이웃한 샘플링 데이터 신호들이 서로 다른 논리 값을 가질 때 "1"의 논리 신호를 출력한다. 예를 들어, 상기 샘플링 데이터 신호들(SDA(1), SDB(1))이 모두 "0"이거나 또는 모두 "1"일 때, 상기 XOR 게이트(X21)는 상기 논리 신호(PX21)를 "0"으로 출력한다. 또, 상기 샘플링 데이터 신호(SDA(1), SDB(1))가 서로 다른 논리 값을 가질 때 상기 XOR 게이트(X21)는 상기 논리 신호(PX21)를 "1"로 출력한다.

여기에서, 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)은 각각의 샘플링 클럭 신호들의 에지들 사이에서 직렬 데이터 신호의 에지가 존재하는지의 여부를 판단하기 위한 신호들이다. 이를 좀 더 상세히 설명하면, 샘플링 클럭 신호(CKA, 도 1 참고)의 라이징 에지와 샘플링 클럭 신호(CKB, 도 1 참고)의 라이징 에지 사이의 간격을 제1 클럭 구간이라 하고, 상기 샘플링 클럭 신호(CKB)의 라이징 에지와 샘플링 클럭 신호(CKC, 도 1 참고)의 라이징 에지 사이의 간격을 제2 클럭 구간이라 한다. 또한, 상기 샘플링 클럭 신호(CKC)의 라이징 에지와 상기 샘플링 클럭 신호(CKA)의 라이징 에지 사이의 간격을 제3 클럭 구간이라 한다. 예를 들어, 상기 논리 신호(PX21)가 "1"인 경우, 상기 제1 클럭 구간에 직렬 데이터의에지가 존재하는 것을 나타낸다. 또, 상기 논리 신호(PX21)가 "1"인 경우, 상기 제1 클럭 구간에 직렬 데이터의 에지가 존재하지 않는 것을 나타낸다.

상기 복수의 저장부들(SG1∼SGK) 각각은 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K)을 포함한다. 또, 상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K) 각각은 복수의 제1 레지스터들(R11, R31, R51∼R1K, R3K, R5K)과 복수의 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)을 포함한다.

상기 복수의 제1 레지스터들(R11, R31, R51∼R1K, R3K, R5K)은 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)을 일시적으로 저장한다. 상기 복수의 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)은 상기 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)에 의해 배타적 OR 연산되는 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K)) 중 선행하는 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K))를 일시적으로 저장한다.

상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K) 각각은 소정 시간이 경과한 후, 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)과 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K)을 포함하는 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K))을 출력한다. 여기에서, 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K)) 각각은 소정의 비트들을 포함한다. 상기 비트들의 수는 상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K)에 포함되는 레지스터들의 수에 따라 다양하게 변경될 수 있다. 도 9에서는 상기 에지검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K))이 각각 2비트로 구성되는 경우를 예를 들어 설명한다. 이를 좀 더 상세히 설명하면, 예들 들어, 상기 논리 신호(PX21)가 "1"이고, 상기 샘플링 데이터 신호(SDA(1))가 "0"일 때, 상기 에지 검출 신호(PXRA(1))는 "10"이 되고, 이를 십진수로 표현하면 "2"가 된다. 마찬가지로, 상기 에지 검출 신호(PXRA(1))가 "00", "11"일 때, 각각 십진수로 표현하면 "0", "3"이 된다.

상기 데이터 선택부(120)는 복수의 먹스들(M1∼MK)을 포함한다. 상기 복수의 먹스들(M1∼MK) 각각의 입력은 상기 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)의 출력에 연결된다. 상기 복수의 먹스들(M1∼MK)은 복수의 선택 신호들(SEL1∼SELK)에 응답하여 상기 복수의 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)에 저장된 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K)) 중에서 일부를 선택하여 출력한다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 먹스(M1)의 입력은 상기 제2 레지스터들(R21, R41, R61)의 출력에 연결되고, 상기 선택 신호(SEL1)에 응답하여, 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)) 중 어느 하나를 선택하여, 유효 데이터 신호(DTA1)로서 출력한다.

여기에서, 상기 복수의 먹스들(M1∼MK)은 상기 복수의 선택 신호들(SEL1∼SELK)에 응답하여, 복수의 유효 데이터들을 출력할 수 있다. 이를 좀 더 상세히 설명하면, 상기 먹스(M1)가 상기 선택 신호(SEL1)에 응답하여, 상기 샘플링 데이터 신호(SDC(0))를 상기 유효 데이터 신호(DTA1)로서 출력한 후, 상기 샘플링 데이터 신호(SDB(1))를 상기 유효 데이터 신호(DTA1)로서 출력할 수 있다.

상기 데이터 레지스터(130)는 상기 데이터 선택부(120)로부터 수신되는 상기 유효 데이터 신호들(DTA1∼DTAK)을 수신하여 저장한다. 상기 카운터(140)는 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수를 카운팅하고, 누적된 카운팅 값(CNT)을 출력한다. 여기에서, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 직렬 데이터의 주파수와 샘플링 클럭 신호들의 주파수의 차이에 따라 달라질 수 있다. 예를 들어, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 높을 경우, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 증가한다. 또, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 낮을 경우, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 감소한다.

상기 데이터 레지스터(130)는 소정의 제어신호(CTL1)에 응답하여 저장된 상기 유효 데이터 신호들(DTA1∼DTAF)을 출력한다. 또, 상기 카운터(140)는 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수를 카운팅하여, 그 누적된 카운팅 값(CNT)을 출력한다.

상기 주파수 오프셋 핸들러(104)는 오프셋 제어부(161) 및 오프셋 보상부(162)를 포함한다. 상기 오프셋 제어부(161)는 상기 카운팅 값(CNT)에 응답하여, 상기 제어신호(CTL1)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 오프셋 제어부(161)는 상기 카운팅 값(CNT), 즉, 상기 데이터 선택부(120)로부터 출력된 유효 데이터 신호의 수가 예를 들어 11일 때, 상기 데이터 레지스터(130)가 11비트의 상기 유효 데이터 신호들(DTA1∼DTA11)을 출력하도록 상기 제어신호(CTL1)를 출력한다. 또, 상기 오프셋 제어부(161)는 상기 카운팅 값(CNT)이 예들 들어 9일 때, 상기 데이터 레지스터(130)가 9비트의 상기 유효 데이터 신호들(DTA1∼DTA9)을 출력하도록 상기 제어신호(CTL1)를 출력한다. 또, 상기 오프셋 제어부(161)는 제어신호(CTL2)를 출력하여 상기 오프셋 보상부(162)의 동작을 제어한다. 상기 오프셋 보상부(162)는 상기 유효 데이터 신호들(DTA1∼DTAF)을 수신하고, 상기 제어신호(CTL2)에 응답하여 상기 유효 데이터 신호들(DTA1∼DTAF)의 주파수 오프셋에 의한 오차를 정정하여 병렬 데이터 신호(PDTA)를 출력한다.

다음으로, 상기와 같이 구성된 본 발명에 따른 데이터 복원장치의 동작을 도 8 내지 도 10b를 참고하여 상세히 설명한다.

먼저, 도 8 및 도 9를 참고하면, 어큐뮬레이터(101)가 복수의 샘플링 클럭 신호들(CKA∼CKC)의 라이징 에지들에 각각 동기하여 오버-샘플링된 샘플링 데이터 신호들(SDA(1∼K)∼SDC(K-1))을 수신하여 저장하고, 하나의 데이터 세트 단위로 병렬로 출력한다. 도 8 내지 도 10b에서는 하나의 데이터 세트가 10비트의 직렬 데이터들로 구성되는 경우를 예를 들어 설명한다. 여기에서, 10비트의 직렬 데이터들에 대한 총 샘플링 데이터 신호들의 수는 30개이다. 상기 어큐뮬레이터(101)는 하나의 데이터 세트의 상기 샘플링 신호들(SDA(1∼K)∼SDC(0∼K))을 수신하면, 수신된 상기 샘플링 신호들(SDA(1∼K)∼SDC(0∼K))을 병렬로 출력한다.

여기에서, 도 10a 및 도 10b를 참고하면, 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K))은 직렬 데이터들(D0∼D9)에 대해 각각 상기 샘플링 클럭신호들(CKA∼CKC)의 에지에 동기하여 래치한 신호들이다. 이를 좀 더 상세히 설명하면, 상기 직렬 데이터(D0)가 "1"이고, 상기 직렬 데이터들(D1, D2)이 "0"이고, 상기 직렬 데이터(D3)가 "1"인 것으로 가정하면, 도 10a 및 도 10b와 같이, 하나의 직렬 데이터 당 각각 3개의 샘플링 데이터 신호들이 얻어진다. 즉, 상기 데이터(D0)에 대한 샘플링 데이터 신호들은 "1, 1, 1"이고, 상기 데이터(D1)에 대한 샘플링 데이터 신호들은 "0, 0, 0"이고, 상기 데이터(D2)에 대한 샘플링 데이터 신호들은 "0, 0, 0"이다.

다음으로, 에지 검출부(110)의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)은 도 10a 및 도 10b에 도시된 것과 같이 서로 이웃한 두 개의 샘플링 신호들을 각각 배타적 OR 연산하여 복수의 논리 신호들(PX11, PX21, PX31 ∼ PX1K, PX2K, PX3K)을 각각 출력한다. 상기 XOR 게이트들(X11, X21, X31 ∼X1K, X2K, X3K)은 이웃한 두 개의 샘플링 신호들이 동일할 때, "0"의 논리 신호를 출력하고, 다를 때 "1"의 논리 신호를 출력한다. 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K)의 복수의 제1 레지스터들(R11, R31, R51∼R1K, R3K, R5K)은 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)을 일시적으로 저장한다. 또, 상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K)의 복수의 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)은 상기 복수의 XOR 게이트들(X11, X21, X31 ∼ X1K, X2K, X3K)에 의해 배타적 OR 연산되는 상기 샘플링 데이터 신호들(SDA(1∼K)∼SDC(0∼K)) 중 선행하는 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K))을 일시적으로 저장한다.

상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K) 각각은 소정 시간이 경과한 후, 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)과 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K)을 포함하는 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K))을 출력한다. 여기에서, 상기 소정 시간은 상기 복수의 레지스터부들(RG11, RG21, RG31∼RG1K, RG2K, RG3K)에 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)과 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K)이 모두 저장되는데 걸리는 시간이다.

여기에서, 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K)) 각각은 2비트로 표현되고, 상위 1비트, 즉, 상기 복수의 제1 레지스터들(R11, R31, R51∼R1K, R3K, R5K)에 저장된 상기 논리 신호들(PX11, PX21, PX31∼PX1K, PX2K, PX3K)이 "1"일 때, 해당 클럭 구간에 직렬 데이터의 에지가 존재한다. 따라서, 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K)) 중 상위 1비트의 값이 "1"인 에지 검출 신호들이 에지 정보(E 도 10a 및 도 10b참고)를 포함하게 된다.

도 10a와 도 10b에서 점선 블록들로 표시된 부분이 직렬 데이터의 에지가 존재하는 클럭 구간을 나타낸다.

데이터 선택 제어부(103)는 2비트의 상기 에지 검출 신호들(PXRC(0), PXRA(1), PXRB(1)∼PXRC(K-1), PXRA(K), PXRB(K))의 값에 따라 복수의 선택 신호들(SEL1∼SELK)을 출력한다. 데이터 선택부(120)의 복수의 먹스들(M1∼MK)은상기 제2 레지스터들(R21, R41, R61∼R2K, R4K, R6K)로부터 출력되는 상기 샘플링 데이터 신호들(SDC(0), SDA(1), SDB(1)∼SDC(K-1), SDA(K), SDB(K)) 중에서 일부를 선택하여 출력한다. 이를 좀 더 상세히 설명하면, 도 10a 및 도 10b에 도시된 것과 같이, 상기 데이터 선택 제어부(103)는 상기 복수의 먹스들(M1∼MK)이 에지 정보(E)를 포함하는 에지 검출 신호 다음의 에지 검출 신호에 포함되는 샘플링 데이터 신호를 유효 데이터 신호들(DTA1∼DTAK)로서 출력하도록 상기 복수의 선택 신호들(SEL1∼SELK)을 출력한다. 이 때, 상기 에지 정보(E)를 포함하는 에지 검출 신호 다음의 연속하는 에지 검출 신호는 상기 에지 정보(E)를 포함하지 않는다. 즉, 상위 1비트의 값이 "0"이다.

한편, 연속하는 두 개의 에지 검출 신호들이 모두 상기 에지 정보(E)를 포함할 수도 있다. 이 경우, 상기 데이터 선택 제어부(103)는 상기 에지 검출 신호들의 비트 값에 따라 유효 데이터 신호를 판별한다. 예를 들어, 에지 검출 신호들(PXRA(1), PXRB(1))이 각각 "10", "11"로서 상기 에지 정보(E)를 포함하는 경우를 가정하자. 이 때, 상기 XOR 게이트들(X21, X31)에 의해 배타적 OR 연산되는 샘플링 데이터 신호들(SDA(1), SDB(1), SDC(1))의 값을 유추해 보면, "0 1 1"인 것을 알 수 있다. 또, 상기 샘플링 데이터 신호(SDC(1)) 다음에 연속하는 샘플링 데이터 신호(SDA(2))는 "0"인 것을 알 수 있다. 따라서, 상기 데이터 선택 제어부(103)는 상기 먹스(M1)가 제2 레지스터(R61)에 저장된 상기 샘플링 데이터 신호(SDB(1))를 유효 데이터 신호(DTA1)로서 출력하도록 상기 선택 신호(SEL1)를 출력한다. 이 때, 상기 유효 데이터 신호(DTA1)는 "1"이다.

또, 상기 에지 검출 신호들(PXRA(1), PXRB(1))이 각각 "11", "10"인 경우도 상기 데이터 선택 제어부(103)는 상술한 것과 마찬가지로 상기 유효 데이터 신호(DTA1)를 판별한다. 상기 샘플링 데이터 신호들(SDA(1), SDB(1), SDC(1))의 값을 유추해 보면, "1 0 0"인 것을 알 수 있다. 또, 상기 샘플링 데이터 신호(SDC(1)) 다음에 연속하는 샘플링 데이터 신호(SDA(2))는 "1"인 것을 알 수 있다. 따라서, 상기 데이터 선택 제어부(103)는 상기 먹스(M1)가 상기 제2 레지스터(R61)에 저장된 상기 샘플링 데이터 신호(SDB(1))를 상기 유효 데이터 신호(DTA1)로서 출력하도록 상기 선택 신호(SEL1)를 출력한다. 이 때, 상기 유효 데이터 신호(DTA1)는 "0"이다.

또, 상기 데이터 선택 제어부(103)는 상기 에지 정보(E)를 포함하는 상기 에지 검출 신호들(PXRA(1), PXRB(1)) 다음의 연속하는 상기 에지 검출 신호(PXRC(1))에 포함되는 상기 샘플링 데이터 신호(SDC(1))를 상기 유효 데이터 신호(DTA2)로서 출력한다. 이 때, 상기 에지 검출 신호(PXRC(1))는 상기 에지 정보(E)를 포함하지 않는다.

또, 상기 데이터 선택 제어부(103)는 상기 복수의 먹스들(M1∼MK)이 상기 유효 데이터 신호로서 출력된 샘플링 데이터 신호를 포함하는 에지 검출 신호 다음의 연속하는 설정된 수의 에지 검출 신호들을 스킵하도록 상기 복수의 선택 신호들(SEL1∼SELK)을 출력한다. 이 때, 스킵되는 상기 에지 검출 신호들은 상기 에지 정보(E)를 포함하지 않는다. 즉, 에지 검출 신호들의 상위 1비트의 값이 "0"이다. 또, 스킵되는 상기 에지 검출 신호들은 직렬 데이터 신호를 래치하여 샘플링데이터 신호들을 얻는데 사용되는 샘플링 클럭 신호들의 수에 따라 다양하게 변경될 수 있다. 도 8 내지 도 10b에서는, 3개의 샘플링 클럭 신호들이 사용되는 경우를 예를 들어 설명하기로 한다. 이 경우, 스킵되는 상기 에지 검출 신호들의 수는 최대 2이다.

상기 데이터 선택 제어부(103)는 상기 복수의 먹스들(M1∼MK)이 스킵된 상기 에지 검출 신호들 다음의 연속하는 에지 검출 신호에 포함되는 샘플링 데이터 신호를 유효 데이터 신호로서 출력하도록 상기 복수의 선택 신호들(SEL1∼SELK)을 출력한다. 이 때, 유효 데이터 신호로서 출력된 샘플링 데이터 신호를 포함하는 에지 검출 신호는 상기 에지 정보(E)를 포함하지 않는다.

이를 좀 더 상세히 설명하면, 예를 들어, 상기 에지 검출 신호(PXRA(1))가 "11"이고, 에지 검출 신호들(PXRB(1), PXRC(1), PXRA(2), PXRB(2))이 모두 "00"이라고 가정하자. 이 때, 상기 에지 검출 신호(PXRA(1))가 상기 에지 정보(E)를 포함하므로, 상기 데이터 선택 제어부(103)는 상기 먹스(M1)가 상기 에지 검출 신호(PXRB(1))에 포함되는 상기 샘플링 데이터 신호(SDB(1))를 유효 데이터 신호(DTA1)로서 출력하도록 상기 선택 신호(SEL1)를 출력한다. 이 후, 상기 에지 정보(E)를 포함하지 않는 상기 에지 검출 신호들(PXRC(1), PXRA(2))이 스킵된다. 상기 데이터 선택 제어부(103)는 상기 먹스(M2)가 상기 에지 검출 신호(PXRB(2))에 포함되는 상기 샘플링 데이터 신호(SDB(2))를 유효 데이터 신호(DTA2)로서 출력하도록 상기 선택 신호(SEL2)를 출력한다.

또, 상기 에지 검출 신호(PXRA(1))가 "11"이고, 에지 검출 신호(PXRB(1))가"00"이고, 상기 에지 검출 신호(PXRC(1))가 "10"이고, 상기 에지 검출 신호들(PXRA(2), PXRB(2))이 모두 "01"이라고 가정하자. 이 때, 상기 에지 검출 신호(PXRA(1))가 상기 에지 정보(E)를 포함하므로, 상기 데이터 선택 제어부(103)는 상기 먹스(M1)가 상기 에지 검출 신호(PXRB(1))에 포함되는 상기 샘플링 데이터 신호(SDB(1))를 유효 데이터 신호(DTA1)로서 출력하도록 상기 선택 신호(SEL1)를 출력한다. 이 후, 상기 에지 정보(E)를 포함하지 않는 상기 에지 검출 신호(PXRC(1))가 스킵된다. 상기 데이터 선택 제어부(103)는 상기 먹스(M2)가 상기 에지 검출 신호(PXRA(2))에 포함되는 상기 샘플링 데이터 신호(SDA(2))를 유효 데이터 신호(DTA2)로서 출력하도록 상기 선택 신호(SEL2)를 출력한다. 또, 상기 에지 정보(E)를 포함하지 않는 상기 에지 검출 신호(PXRB(2))가 스킵된다.

상기와 같은 과정들에 의해 복원된 데이터의 일례가 도 10a와 도 10b에 도시된다. 도 10a는 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 높을 경우 복원된 데이터를 나타낸다. 이 경우, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 높기 때문에, 제1 데이터 세트의 직렬 데이터들(D0∼D9)과 제2 데이터 세트의 직렬 데이터(D10)를 포함하는 총 11비트의 데이터가 복원된다.

또, 도 10b는 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 낮을 경우 복원된 데이터를 나타낸다. 이 경우, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 낮기 때문에, 제1 데이터 세트의 직렬 데이터들(D0∼D8)에 대한 총 10비트의 데이터가 복원된다.

상기와 같이, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수가 서로 다를 때, 본 발명에 따른 데이터 복원장치(100)에 의해 복원된 데이터에는 손실 데이터나 또는 중복 데이터가 발생되지 않는다.

다시 도 9를 참고하면, 데이터 레지스터(130)는 상기 데이터 선택부(120)로부터 수신되는 상기 유효 데이터 신호들(DTA1∼DTAK)을 수신하여 저장하고, 소정의 제어신호(CTL1)에 응답하여 저장된 상기 유효 데이터 신호들(DTA1∼DTAF)을 출력한다. 카운터(140)는 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수를 카운팅하고, 그 누적된 카운팅 값(CNT)을 출력한다. 여기에서, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 직렬 데이터의 주파수와 샘플링 클럭 신호들의 주파수의 차이에 따라 달라질 수 있다. 예를 들어, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 높을 경우, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 증가한다. 또, 직렬 데이터의 주파수가 샘플링 클럭 신호들의 주파수 보다 더 낮을 경우, 상기 데이터 선택부(120)로부터 출력되는 상기 유효 데이터 신호들(DTA1∼DTAK)의 수는 감소한다.

주파수 오프셋 핸들러(104)의 오프셋 제어부(161)는 상기 카운팅 값(CNT)에 응답하여, 상기 제어신호(CTL1)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 오프셋 제어부(161)는 상기 카운팅 값(CNT), 즉, 상기 데이터 선택부(120)로부터 출력된 유효 데이터 신호의 수가 예를 들어 11일 때, 상기 데이터 레지스터(130)가 11비트의 상기 유효 데이터 신호들(DTA1∼DTA11)을 출력하도록 상기제어신호(CTL1)를 출력한다. 또, 상기 오프셋 제어부(161)는 상기 카운팅 값(CNT)이 예들 들어 9일 때, 상기 데이터 레지스터(130)가 9비트의 상기 유효 데이터 신호들(DTA1∼DTA9)을 출력하도록 상기 제어신호(CTL1)를 출력한다. 또, 상기 오프셋 제어부(161)는 제어신호(CTL2)를 출력하여 상기 오프셋 보상부(162)의 동작을 제어한다. 상기 오프셋 보상부(162)는 상기 유효 데이터 신호들(DTA1∼DTAF)을 수신하고, 상기 제어신호(CTL2)에 응답하여 상기 유효 데이터 신호들(DTA1∼DTAF)의 주파수 오프셋에 의한 오차를 정정하여 병렬 데이터 신호(PDTA)를 출력한다.

도 11 및 도 12는 도 9에 도시된 에지 검출 회로로부터 출력되는 클럭 구간별 에지 검출 신호들을 나타내는 도면이다.

도 11은 전송 채널내에 지터가 발생되지 않은 경우 비트 에러율과 제1 내지 제3 클럭 구간의 에지 검출 신호들(PXRA(1∼K)∼PXRC(0∼K-1))의 값을 나타낸다. 여기에서, 상기 제1 내지 상기 제3 클럭 구간들은 상술한 것과 같이 샘플링 클럭 신호들(CKA∼CKB, CKB∼CKC, CKC∼CKA)의 에지들 사이의 구간을 나타낸다.

도 11을 참고하면, 먼저, (a)와 같이, 전송 채널내에서 지터가 발생되지 않은 경우 비트 에러 개수는 "0"이다. 또, (b)와 같이, 제1 클럭 구간의 에지 검출 신호(PXRA(1∼K))는 "0∼3" 사이에서 가변되는 십진수 값을 갖는다. 이를 좀 더 상세히 설명하면, 상기 에지 검출신호(PXRA(1))가 "00"일 경우, "0"이 되고, "01"일 경우 "1"이 되고, "10"일 경우 "2"가 되고, "11"일 경우 "3"이 된다. 여기에서, 상기 에지 검출신호(PXRA(1))가 "2"인 경우와 "3"인 경우, 상기 제1 클럭 구간에서 직렬 데이터의 에지가 존재한다. (c)와 (d)에서는 상기 에지 검출신호(PXRB(1∼K))와 상기 에지 검출 신호(PXRC(0∼K-1))가 각각 "0" 또는 "1"의 값을 갖는다. 상기와 같이, 전송 채널내에 지터가 발생되지 않을 경우 상기 제1 내지 상기 제3 클럭 구간들 중 어느 하나에 직렬 데이터의 에지가 존재한다.

도 12는 전송 채널내에 지터가 발생된 경우 상기 제1 내지 상기 제3 클럭 구간들의 상기 에지 검출 신호들(PXRA(1∼K)∼PXRC(0∼K-1))의 값을 나타낸다. 도 12를 참고하면, 먼저, (a)와 같이, 전송 채널내에서 지터가 발생된 경우 상기 제1 클럭 구간의 에지 검출 신호(PXRA(1∼K))는 "0∼3" 사이에서 가변되는 값을 갖는다. 또, (b)와 같이, 상기 제2 클럭 구간의 에지 검출 신호(PXRB(1∼K)) 역시 "0∼3" 사이에서 가변되는 값을 갖는다. (c)에서, 상기 제3 클럭 구간의 에지 검출 신호(PXRC(0∼K-1))는 "0" 또는 "1"의 값을 갖는다.

여기에서, 본 발명에 따른 데이터 복원장치는 클럭 구간별로 존재하는 트랜지션의 개수와 무관하게 유효 데이터를 추출하므로, 전송 채널내에 발생된 지터 성분의 영향을 받지 않는다. 다시 말하면, 본 발명에 따른 데이터 복원장치는 직렬 데이터의 에지를 기준으로 샘플링 데이터 신호를 선택 또는 스킵하여 유효 데이터 신호를 추출하므로, 전송 채널내에 지터가 발생되더라도 도 13에 도시된 것과 같이, 복원 데이터에 에러가 발생되지 않는다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명에 의한 데이터 복원장치 및 그 복원방법은 직렬 데이터의 에지를 기준으로 샘플링 데이터 신호의 선택과 스킵을 반복적으로 수행하여 데이터를 복원함으로서, 전송 채널내에 발생되는 지터 성분의 영향을 줄일 수 있는 효과가 있다.

Claims

고속 직렬 링크를 통하여 수신되는 직렬 데이터가 오버 샘플러에 의해 복수의 샘플링 클럭 신호들의 에지에 동기하여 오버-샘플링된 복수의 샘플링 데이터 신호들에 응답하여 복원된 병렬 데이터 신호들을 출력하는 데이터 복원장치에 있어서,

상기 복수의 샘플링 데이터 신호들을 수신하여 저장하고, 설정된 수의 상기 샘플링 데이터 신호들을 병렬로 출력하는 어큐뮬레이터;

병렬로 수신되는 상기 샘플링 데이터 신호들에 응답하여 복수의 에지 검출 신호들을 출력하고, 복수의 선택 신호들에 응답하여 상기 복수의 에지 검출 신호들로부터 복수의 유효 데이터 신호들을 선택하여 출력하는 에지 검출 및 데이터 출력부;

상기 복수의 에지 검출 신호들의 값에 따라 에지 정보를 포함하는 에지 검출 신호(이하, 기준 신호라 함)들과 에지 정보를 포함하지 않는 에지 검출 신호(이하, 선별 대상 신호)들로 구분하고, 상기 에지 검출 및 데이터 출력부가 상기 기준 신호들에 연속하는 상기 선별 대상 신호들을 선택 또는 스킵하도록 상기 복수의 선택 신호들을 출력하는 데이터 선택 제어부; 및

상기 복수의 유효 데이터 신호들을 수신하고, 주파수 오프셋에 의한 상기 복수의 유효 데이터 신호들의 오차를 정정하여 상기 복원된 병렬 데이터 신호들을 출력하는 주파수 오프셋 핸들러를 구비하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제1항에 있어서, 상기 에지 검출 및 데이터 출력부는,

상기 샘플링 데이터 신호들에 응답하여 상기 복수의 에지 검출 신호들을 출력하는 에지 검출부;

상기 복수의 선택 신호들에 응답하여 상기 복수의 에지 검출 신호들 중 일부를 선택하여 상기 복수의 유효 데이터 신호들을 출력하는 데이터 선택부;

상기 복수의 유효 데이터 신호들을 저장하고, 소정의 제1 제어신호에 응답하여 저장된 상기 복수의 유효 데이터 신호들을 출력하는 데이터 레지스터; 및

상기 데이터 선택부로부터 출력되는 상기 복수의 유효 데이터 신호들의 수를 카운팅하고, 그 카운팅 값을 누적시켜 출력하는 카운터를 구비하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제2항에 있어서, 상기 에지 검출부는,

상기 샘플링 데이터 신호들을 수신하고, 서로 이웃한 상기 샘플링 데이터 신호들을 논리 연산하여 복수의 논리 신호들을 출력하는 복수의 검출 회로들; 및

상기 복수의 논리 신호들과 서로 이웃한 상기 샘플링 데이터 신호들 중 선행하는 샘플링 데이터 신호들을 일시적으로 저장하고, 상기 복수의 에지 검출 신호들을 출력하는 복수의 저장부들을 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제3항에 있어서,

상기 복수의 검출 회로들은 서로 이웃한 상기 샘플링 데이터 신호들의 값이 다를 때 제1 논리 값을 가지는 상기 논리 신호들을 출력하고, 서로 이웃한 상기 샘플링 데이터 신호들의 값이 같을 때 제2 논리 값을 가지는 상기 논리 신호들을 출력하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제4항에 있어서,

상기 복수의 저장부들 각각은,

상기 복수의 논리 신호들을 일시적으로 저장하는 복수의 제1 레지스터들; 및

상기 선행하는 샘플링 데이터 신호들을 일시적으로 저장하는 복수의 제2 레지스터들을 포함하고,

상기 복수의 에지 검출 신호들 각각은 복수의 비트들을 포함하고,

상기 복수의 비트들 중 일부는 상기 논리 신호를 나타내고, 나머지는 상기선행하는 샘플링 데이터 신호를 나타내는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제5항에 있어서,

상기 기준 신호는 상기 제1 논리 값을 가지는 상기 논리 신호를 포함하고,

상기 선별 대상 신호는 상기 제2 논리 값을 가지는 상기 논리 신호를 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제6항에 있어서, 상기 데이터 선택부는,

상기 복수의 저장부들 각각의 상기 복수의 제2 레지스터들의 출력단에 입력단이 연결되고, 상기 복수의 선택 신호들에 응답하여 상기 선행하는 샘플링 데이터 신호들 중 일부를 선택하여 상기 복수의 유효 데이터 신호들로서 출력하는 복수의 먹스들을 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제7항에 있어서, 상기 복수의 먹스들 각각은,

상기 복수의 선택 신호들에 응답하여 상기 기준 신호 다음의 연속하는 상기 선별 대상 신호(이하, 제1 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제8항에 있어서, 상기 복수의 먹스들 각각은,

상기 복수의 선택 신호들에 응답하여 상기 제1 유효 신호 다음의 연속하는 소정 수의 상기 선별 대상 신호들(이하, 제1 무효 신호들이라 함)을 스킵하고, 상기 제1 무효 신호들 다음의 연속하는 상기 선별 대상 신호(이하, 제2 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제9항에 있어서, 상기 복수의 먹스들 각각은,

상기 복수의 선택 신호들에 응답하여 상기 제2 유효 신호 다음의 연속하는 소정 수의 상기 선별 대상 신호들(이하, 제2 무효 신호들이라 함)을 스킵하고, 상기 제2 무효 신호들 다음의 연속하는 상기 선별 대상 신호(이하, 제3 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크용 데이터 복원장치.
제1항의 상기 데이터 복원 장치를 구비하는 것을 특징으로 하는 고속 직렬 링크용 직렬 인터페이스 장치.
샘플링 데이터 신호들에 응답하여 복수의 에지 검출 신호들을 출력하고, 복수의 선택 신호들에 응답하여 복수의 유효 데이터 신호들을 출력하는 에지 검출 및 데이터 출력부와, 상기 복수의 에지 검출 신호들의 값에 따라 에지 정보를 포함하는 에지 검출 신호(이하, 기준 신호라 함)들과 에지 정보를 포함하지 않는 에지 검출 신호(이하, 선별 대상 신호)들로 구분하고, 상기 에지 검출 및 데이터 출력부가 상기 기준 신호들에 연속하는 상기 선별 대상 신호들을 선택 또는 스킵하도록 상기 복수의 선택 신호들을 출력하는 데이터 선택 제어부를 구비하는 고속 직렬 링크용 데이터 복원장치의 데이터 복원방법에 있어서,

(a) 상기 샘플링 데이터 신호들을 수신하는 단계;

(b) 상기 샘플링 데이터 신호들을 논리 연산하여 상기 복수의 에지 검출 신호들을 출력하는 단계;

(c) 상기 복수의 에지 검출 신호들을 수신하고, 상기 복수의 에지 검출 신호들의 값에 따라 상기 기준 신호들과 상기 선별 대상 신호들을 판단하는 단계;

(d) 상기 기준 신호들 다음의 연속하는 상기 선별 대상 신호들로부터 상기 복수의 유효 데이터 신호들을 획득하여 출력하는 단계; 및

(e) 상기 복수의 유효 데이터 신호들의 주파수 오프셋에 의한 오차를 정정하여 복원된 병렬 데이터 신호들을 출력하는 단계를 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크의 데이터 복원방법.
제12항에 있어서,

상기 (b) 단계에서, 서로 이웃한 상기 샘플링 데이터 신호들이 논리 연산되고,

상기 복수의 에지 검출 신호들 각각은 복수의 비트들을 포함하고,

상기 복수의 비트들 중 일부는 논리 신호를 나타내고, 나머지는 서로 이웃한 상기 샘플링 데이터 신호들 중 선행하는 샘플링 데이터 신호를 나타내고,

상기 논리 신호는 서로 이웃한 상기 샘플링 데이터 신호들의 값이 다를 때 제1 논리 값을 갖고, 서로 이웃한 상기 샘플링 데이터 신호들의 값이 같을 때 제2 논리 값을 갖는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크의 데이터 복원방법.
제13항에 있어서,

상기 기준 신호는 상기 제1 논리 값을 가지는 상기 논리 신호를 포함하고,

상기 선별 대상 신호는 상기 제2 논리 값을 가지는 상기 논리 신호를 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크의 데이터 복원방법.
제14항에 있어서, 상기 (d) 단계는,

(d1) 상기 기준 신호 다음의 연속하는 상기 선별 대상 신호(이하, 제1 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 단계;

(d2) 상기 제1 유효 신호 다음의 연속하는 소정 수의 상기 선별 대상신호들(이하, 제1 무효 신호들이라 함)을 스킵하는 단계;

(d3) 상기 제1 무효 신호들 다음의 연속하는 상기 선별 대상 신호(이하, 제2 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 단계;

(d4) 상기 제2 유효 신호 다음의 연속하는 소정 수의 상기 선별 대상 신호들(이하, 제2 무효 신호들이라 함)을 스킵하는 단계; 및

(d5) 상기 제2 무효 신호들 다음의 연속하는 상기 선별 대상 신호(이하, 제3 유효 신호라 함)에 포함되는 상기 선행하는 샘플링 데이터 신호를 선택하여 상기 유효 데이터 신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 지터 성분에 둔감한 고속 직렬 링크의 데이터 복원방법.