JP2000244330A - シリアル−パラレル変換回路 - Google Patents
シリアル−パラレル変換回路Info
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- JP2000244330A JP2000244330A JP11043188A JP4318899A JP2000244330A JP 2000244330 A JP2000244330 A JP 2000244330A JP 11043188 A JP11043188 A JP 11043188A JP 4318899 A JP4318899 A JP 4318899A JP 2000244330 A JP2000244330 A JP 2000244330A
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
セットアップ時間を十分に確保することができるシリア
ル−パラレル変換回路の提供。 【解決手段】 シリアルデータDINのビット値を4ク
ロック周期ごとに抽出し、かつ、次のラッチまでそのビ
ット値を保持したデータ信号DT1〜DT4を生成する
ための、Dフリップフロップ24a〜24dと、その出
力DT1〜DT4又はシリアルデータのビット値を選択
して当該Dフリップフロップに入力するセレクタ22a
〜22bとにより構成されたデータ抽出部20a〜20
dと、各データ信号を遅延させ、互いに同期した遅延信
号DS1〜DS4を生成する遅延部26と、各遅延信号
を、ロード信号LDにより取込みラッチし、パラレルデ
ータDO1〜DO4を出力するパラレルレジスタ28を
備える。
Description
力されるシリアルデータをパラレルデータに並列化する
シリアル−パラレル変換回路に関し、特に、高速動作時
におけるタイミング制約を緩和したシリアル−パラレル
変換回路に関する。
例が、特開平4−38017号公報に開示されている。
以下、図4を参照して、この公報に開示のシリアル−パ
ラレル変換回路の構成例につき簡単に説明する。図3
は、従来のシリアル−パラレル変換回路の構成を示すブ
ロック図である。
ル変換回路は、クロックに同期したシリアルデータDI
Nを複数ビットのパラレルデータDO1〜DO4に変換
するために、ラッチタイミング発生用のシフトレジスタ
10と、フリップフロップ群12と、トランジットレジ
スタ14と、出力段レジスタ16とを備えている。以
下、各構成成分について説明する。
タ10は、同期信号をシフトレジスタに書き込みシフト
動作をさせることにより、クロックの1周期ずつずれた
パルス状のラッチ信号L1〜L4をパラレルデータのビ
ット数分(ここでは4ビット分)だけ出力する。続い
て、フリップフロップ群12の各フリップフロップ12
1〜124は、入力されたシリアルデータDINを、こ
のシフトレジスタ10の各出力信号L1〜L4をクロッ
クとしてそれぞれラッチする。
リップフロップ群12のうちの半数のフリップフロップ
121及び122について、そのデータ出力DT01及
びDT02をラッチする。そして、出力段レジスタ16
は、このトランジットレジスタ14のデータ出力DT1
1及びDT12と、フリップフロップ群12のうちの残
り半数のフリップフロップ123及び124のデータ出
力DT13及びDT14とをそれぞれラッチし、最終的
なパラレルデータ出力DO1〜DO4を生成する。
図4に示した変換回路の動作例について説明する。ま
ず、外部からクロックCLKに同期したシリアル信号が
フリップフロップ群12に入力されているときに、それ
をビットごとにラッチするためのラッチ信号L1〜L4
が、タイミング発生用シフトレジスタからフリップフロ
ップ群12にクロックとして入力される。その結果、フ
リップフロップ群12の各フリップフロップ121〜1
24からは、それぞれ出力信号DT01、DT02、D
T13及びDT14が順次に出力される。
信号のうち、前半のフリップフロップ121及び122
からの出力信号DT01及びDT02は、トランジット
レジスタ14により、タイミング発生用シフトレジスタ
の出力信号L3でラッチされ、トランジットレジスタ1
4の出力信号DT11〜DT12として出力される。
DT11〜DT12、及び、後半のフリップフロップ1
23及び124からの出力DT13〜DT14は、それ
ぞれ出力段レジスタ16に入力され、ここでタイミング
発生用シフトレジスタ10の出力したラッチ信号L2で
ラッチされて、パラレルデータDO1〜DO4として出
力される。
とするのはラッチタイミング発生用のシフトレジスタ1
0だけであり、フリップフロップ群12等の他の回路
は、入力クロックの8分周の周期のタイミングで動作可
能である。したがって、上述の公報に開示の技術は、タ
イミングマージンが拡大されて、高速動作が可能となる
という点で優れていた。
従来技術においては、図5に示したタイムチャートから
も明らかなように、トランジットレジスタ14のデータ
出力DT11〜DT12、及び、各フリップフロップ1
21〜124の出力DT13〜DT14が出力されてか
ら、出力段レジスタ16へラッチ信号L2が入力される
までの時間が限定されている。このため、この時間内で
の、入力データとクロック間のタイミングであるセット
アップ時間(Setup時間)が限定される。
ジスタ16のセットアップ時間として図5に示した時刻
t2からt3までの期間、すなわち、入力クロックCL
Kの2周期分しかとることができない。その結果、さら
なる高速動作を実現するためにクロック周波数を一層高
くすると、クロックの1周期の時間がさらに短くなっ
て、セットアップ時間を十分に確保することが困難とな
るおそれがあるため、技術的に改良する余地があった。
ものであり、クロック周波数を高くした場合において
も、セットアップ時間を十分に確保することができるシ
リアル−パラレル変換回路の提供を目的とする。
め、本発明の請求項1に係るシリアル−パラレル変換回
路によれば、クロック信号に同期したシリアルデータの
互いに異なるビットのビット値を順次に抽出するn(n
は、2以上の整数)個のデータ抽出部であって、各々
が、当該シリアルデータのビット値を前記クロック信号
のn周期ごとに抽出し、かつ、次のビット値を抽出する
まで直前のビット値を保持したデータ信号を生成する複
数のデータ抽出部と、各データ信号をそれぞれ遅延させ
て、互いに同期した遅延信号を生成する遅延部と、遅延
信号をロードして、パラレルデータとして一斉に出力す
るパラレルレジスタ(並列入力並列出力型レジスタ)と
を備えた構成としてある。
変換回路によれば、各データ抽出部において、次のラッ
チまでの間、ビット値をそれぞれ自己保持し、さらに、
遅延部において、これらビット値のデータ信号を遅延し
て互いに同期させた遅延信号を生成する。その結果、遅
延信号が出力されてから、これら信号がパラレルレジス
タでラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数のクロック周期分の時間
を確保することが可能となる。したがって、本発明のシ
リアル−パラレル変換回路によれば、クロック周波数を
高くした場合においても、セットアップ時間を十分に確
保することができる。
ータ抽出部として、クロック信号に同期したフリップフ
ロップと、当該フリップフロップの出力値又はシリアル
データのビット値を選択して当該フリップフロップに入
力するセレクタとを設けた構成としてある。
フロップとセレクタとにより構成すれば、セレクタがシ
リアルデータのビット値を選択してフリップフロップに
入力してビットデータを抽出した後、次のビット値を抽
出するまでの間、セレクタは、当該フリップフロップの
出力を選択して入力する。このため、各データ抽出部
は、いったん抽出したビット値を、次のビット値を抽出
するまでの間それぞれ保持することができる。
クタは、シリアルデータのビット値を選択した場合に、
フリップフロップの出力値が当該ビット値に変化した後
に、当該フリップフロップの出力値を選択する構成とし
てある。
力の選択を切替えれば、確実に次のビット値を抽出する
までの間、いったん抽出したビット値を保持することが
できる。
部は、各データ信号のうち、最も遅れたデータ信号に同
期して、データ信号を遅延させる構成としてある。
れ抽出した一組のデータ信号を、その組の中で最も遅く
抽出されたデータ信号に合わせて遅延させれば、最低限
の遅延量で、各データ信号を同期させることができる。
ータ抽出部が順次にシリアルデータのビット値を抽出す
るトリガとなる、クロック信号に同期したラッチ信号生
成し、かつ、パラレルレジスタが各遅延データをロード
するトリガとなるロード信号を生成するトリガ生成部を
備えた構成としてある。
を生成すれば、このラッチ信号をトリガとして、各デー
タ抽出部において、シリアルデータの互いに異なるビッ
トのビット値を順次に抽出することができる。また、こ
のロード信号をトリガとして、パラレルレジスタが各デ
ータ信号を一斉にラッチすることができる。
ガ生成部として、クロック信号をカウントして、バイナ
リ値を生成するカウンタと、シリアルデータをフリップ
フロップに取り込むタイミングを生成するためのカウン
タと、バイナリ値をデコードして、ラッチ信号及びロー
ド信号を生成するデコーダとを備えた構成としてある。
いれば、容易にラッチ信号及びロード信号を生成するこ
とができる。なお、カウンタ及びデコーダの構成は、従
来周知の任意好適なものを用いることができる。
ガ生成部として、シフトレジスタを設けた構成としてあ
る。
容易にラッチ信号を及びロード信号を生成することがで
きる。なお、シフトレジスタの構成は、従来周知の任意
好適なものを用いることができる。
て、図面を参照して説明する。 [第一実施形態]まず、図1を参照して、シリアル−パ
ラレル変換回路の第一実施形態について説明する。図1
は、第一実施形態のシリアル−パラレル変換回路の構成
を示すブロック図である。
ル−パラレル変換回路は、四つのデータ抽出部20a〜
20dと、遅延部26と、パラレルレジスタ28と、ト
リガ生成部30とにより構成されている。
ロック信号に同期したシリアルデータDINの互いに異
なるビットのビット値を順次に抽出する。そして、各デ
ータ抽出部20a〜20dは、それぞれ、シリアルデー
タDINのビット値をクロック信号の4周期ごとに抽出
し、かつ、次のビット値を抽出するまで直前のビット値
を、4クロック周期分保持したデータ信号DT1〜DT
4を生成する。その結果、各データ信号において、一つ
のビット値が4クロック周期の間維持される。
部20a〜20dは、それぞれ、クロック信号に同期し
たDフリップフロップ24a〜24dと、当該Dフリッ
プフロップ24a〜24dの出力値DT1〜DT4又は
シリアルデータDINのビット値を選択して当該Dフリ
ップフロップ24a〜24dに入力するセレクタ22a
〜22bとにより構成されている。
リアルデータDINのビット値を選択した場合に、フリ
ップフロップ24a〜24dの出力値が当該ビット値に
変化した後に、当該フリップフロップ24a〜24dの
出力値DT1〜DT4を選択する。
れたデータ信号DT1〜DT4は、遅延部の26の第一
〜第四遅延ブロック26a〜26dへそれぞれ入力され
る。そして、遅延部26は、各データ信号DT1〜DT
4をそれぞれ遅延させて、互いに同期した遅延信号DS
1〜DS4を生成する。本実施形態では、遅延部26
は、各データ信号DT1〜DT4のうち最も遅れたデー
タ信号DT1に、他のデータ信号を同期させてデータ信
号DT1〜DT3を遅延させ、遅延信号DS1〜DS4
を生成する。
6dの構成としては、従来周知の信号遅延装置を用いる
ことができる。例えば、各遅延ブロック26a〜26d
の構成として、直列に接続した複数のバッファをそれぞ
れ用いるとよい。その場合、第一〜第四遅延ブロック2
6a〜26dにおいて、それぞれ互いに異なる数のバッ
ファを接続することにより、それぞれ所望の時間だけデ
ータ信号を遅延させた遅延信号を生成することができ
る。
れた遅延信号DS1〜DS4は、パラレルレジスタ28
のデータ入力端子D1〜D4へそれぞれ入力される。そ
して、パラレルレジスタ28は、これらの遅延信号DS
1〜DS4を、ロード信号をトリガとしてラッチして、
パラレルデータDO1〜DO4として一斉に出力する。
変換回路によれば、各データ抽出部20a〜20dにお
いて、次のラッチまでの間、ビット値をそれぞれ自己保
持し、さらに、遅延部26において、これらビット値の
データ信号を遅延して互いに同期させた遅延信号DS1
〜DS4を生成する。その結果、遅延信号DS1〜DS
4が出力されてから、これら信号がパラレルレジスタ2
8でラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数の4クロック周期分の時
間を確保することができる。したがって、クロック周波
数を高くした場合においても、セットアップ時間を十分
に確保することができる。そして、データ抽出部の数を
多くするほど、セットアップ時間も長くすることができ
る。
部が順次にシリアルデータのビット値を抽出するトリガ
となる、クロック信号CLKに同期したラッチ信号EN
1〜EN4を順次に生成する。さらにこのトリガ生成部
30は、パラレルレジスタ28が各遅延データDS1〜
DS4をロードするトリガとなるロード信号LDも生成
する。
0を、クロック信号をカウントして、バイナリ値を生成
するカウンタ32と、シリアルデータをフリップフロッ
プに取り込むタイミングを生成するためのカウンタと、
そのバイナリ値をデコードして、ラッチ信号及びロード
信号を生成するデコーダ34とにより構成している。
化するバイナリコードC1と、2クロック周期ごとに変
化するバイナリコードC2を出力する。そして、これら
バイナリコードC1及びC2は、デコーダ34の入力さ
れる、デコーダ34は、これらバイナリコードC1及び
C2に基づいて、セレクタ22a〜22dへデータ取り
込みタイミングを指示するラッチ信号EN1〜EN4
を、EN4、EN3、EN2及びEN1の順に1クロッ
ク周期ずつずらして順次に出力する。なお、カウンタ及
びデコーダの構成は、従来周知の任意好適なものを用い
ることができるので、その詳細な説明を省略する。
リアル−パラレル変換回路の動作例について説明する。
図2は、この動作例を説明するためのタイムチャートで
ある。このシリアル−パラレル変換回路においては、ク
ロック信号CLKに同期したシリアルデータDINが、
各データ抽出部20a〜20dのセレクタ22a〜22
dにそれぞれ供給されている。また、クロック信号CL
Kが、外部から各フリップフロップ24a〜24d、カ
ウンタ32及びパラレルレジスタ28にそれぞれ入力さ
れている。このため、この変換回路は、一つのクロック
信号によって動作する。
シリアルデータDIN取り込みタイミングを指示するラ
ッチ信号EN1〜EN4が、デコーダ34から入力され
ている。そして、これらラッチ信号EN1〜EN4は、
1クロック周期ずつずれて、順次に1クロック周期の間
イネーブルとなる。したがって、この実施形態では、各
ラッチ信号EN1〜EN4は、それぞれ4クロック周期
ごとにイネーブルとなる。
順有に入力された各セレクタ22a〜22dは、その時
のシリアルデータDINのビット値を選択し、それらの
ビット値を順次に出力SO1〜SO4として、フリップ
フロップ24a〜24dにそれぞれ入力する。
ネーブル(アクティブ)となってから1クロック周期経
過後に再び非アクティブとなると、各セレクタ22a〜
22dは、フリップフロップ24a〜24dの出力であ
るデータ信号のビット値を再び選択し、これらビット値
を順次に出力SO1〜SO4として、当該フリップフロ
ップ24a〜24dにそれぞれ入力する。
22a〜22dがシリアルデータDINのビット値を選
択してから、再び、フリップフロップ24a〜24dの
出力を選択するまでの時間差は、1クロック周期よりも
十分に短い。このため、各セレクタ22a〜22dが、
再びフリップフロップ24a〜24dの出力をそれぞれ
選択するときには、フリップフロップ24a〜24dの
出力は、それぞれ直前に取り込んだシリアルデータDI
Nのビット値となっている。
4dは、次にラッチ信号EN1〜EN4がイネーブルと
なるまでの間、直前のビット値を保持したデータ信号D
T1〜DT4を生成することとなる。すなわち、各フリ
ップフロップ24a〜24dを有する第一〜第四データ
抽出部20a〜20dは、それぞれ、4クロック周期の
間ずつビットデータを保持してデータ信号DT1〜DT
4として出力する。
N1〜EN4は、逆順のEN4、EN3、EN2及びE
N1の順にイネーブルとなる。したがって、ここでは、
まず、第四データ抽出部20dにより、シリアルデータ
DINの1ビット目のビット値(1)が抽出され、デー
タ信号DN4として、出力される。次に、第三データ抽
出部20cにより、2ビット目のビット値(2)が抽出
され、データ信号DN3として出力される。続いて、第
二データ抽出部20bにより、3ビット目のビット値
(3)が抽出され、データ信号DN2として出力され
る。さらに、第一データ抽出部20aにより、4ビット
目のビット値(4)が抽出され、データ信号DN1とし
て出力される。以下、シリアルデータDINの5ビット
目以降のビット値についても、1〜4ビット目と同様
に、4ビットずつに繰り返し抽出される。
ック周期ずつずれて順次に出力された各データ信号DT
1〜DT4は、それぞれ遅延部26の第一〜第四遅延ブ
ロック26a〜26dへ入力される。そして、各データ
信号DT1〜DT4は、遅延部26おいて、タイミング
を調整されて、互いに同期した遅延信号DS1〜DS4
として図2に示す時刻T1に一斉に出力される。
いて、データ信号DT4を三クロック周期分だけ遅延さ
せて遅延信号DS4を生成し、第二遅延ブロック26b
において、データ信号DT2を二クロック周期分だけ遅
延させて遅延信号DS2を生成し、かつ、第三遅延ブロ
ック26cにおいて、データ信号DT3を1クロック周
期分だけ遅延させて遅延信号DS3を生成する。一方、
第四遅延ブロック26dでは、データ信号DT4をその
まま遅延信号DS4として出力する。その結果、遅延信
号DS1〜DS4は、最低限の遅延量で、互いに同期す
る。なお、この実施の形態では、第四遅延ブロック26
dにおけるデータ信号DT4の遅延時間をゼロとした
が、本発明では、遅延時間はこれに限定されるものでは
ない。
ジスタ28の入力段D1〜D4にそれぞれ入力される。
パラレルレジスタ28は、遅延信号の他に、クロック信
号CLKと、デコーダ34からのロード信号LDとが入
力されている。そして、このパラレルレジスタ28は、
ロード信号LDにより、図2の示す時刻T2に、入力段
D1〜D4を開いて各遅延信号DS1〜DS4を取り込
む。続いて、その直後の時刻T3のクロック信号CLK
により各遅延信号DS1〜DS4をラッチして、パラレ
ルデータとして一斉に出力する。
(1)を有し、DO3がビット値(2)を有し、DO2
がビット値(3)を有し、そして、DO1がビット値
(4)を有する。
遅延信号DS1〜DS4が一斉に出力されてから、時刻
T3にパラレルレジスタ28がこれらデータを取り込む
までの期間がセットアップ時間となる。さらに、本実施
形態では、セットアップ時間を最長、4クロック周期
分、すなわち、各遅延信号が、ビット値(1)〜(4)
をそれぞれ保持している期間だけ確保することができ
る。これにより、クロックCLKが高速となり1クロッ
ク周期の時間が短くなった場合でもパラレルレジスタ2
8による遅延データDS1〜DS4のラッチが可能とな
る。なお、シリアルデータDINの5ビット目以降のビ
ット値についても、同様にして、四ビットずつパラレル
データに変換される。
本発明の第二実施形態について説明する。図3は、第二
実施形態のシリアル−パラレル変換部の構成を説明する
ための回路図である。なお、第二実施形態においては、
第一実施形態と同一の構成成分には同一の符号を付し、
その詳細な説明を省略する。
n個(nは、2以上の整数)設けている。したがって、
各データ抽出部においては、nクロック周期の間、ビッ
ト値を保持する。そして、第二実施形態においては、シ
リアルデータDINのうち、先頭からnビットずつのビ
ット値が一組のパラレルデータに変換される。
して、シフトレジスタ40を用いる。シフトレジスタの
1段目のフリップフロップFF1へ入力されたクロック
信号CLKは、1クロック周期ずつずれて、それぞれ、
1段目〜n段目のフリップフロップFF1〜FFnか
ら、順次にラッチ信号EN1〜ENnとして出力され
る。第二実施形態では、第一実施形態での順序とは逆
に、EN1、EN2、…、ENnの順序でラッチ信号が
出力される。
タ40の最終段FFzからパラレルレジスタ28へロー
ド信号LDが入力される。なお、最終段とn段目との段
差は、n以下であることが望ましい。以下、第一実施形
態の場合と同様にして、シリアル−パラレル変換が行わ
れる。ただし、第二実施形態では、第一実施形態の順序
とは逆に、DO1がビット値(1)を有し、DO2がビ
ット値(2)を有し、DO3がビット値(3)を有し、
以下同様にして、DOnがビット値(n)を有する。そ
して、シリアルデータDINの(n+1)ビット目以降
についても、1〜nビット目と同様にして、変換され
る。
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、トリガ生成部によりラッチ信号
及びロード信号を生成した例について説明したが、本発
明では、ラッチ信号及びロード信号は、外部から入力し
てもよい。
よれば、各データ抽出部で次のラッチまでの間ビット値
をそれぞれ自己保持し、さらに、遅延部でこれらビット
値のデータ信号を遅延して互いに同期させた遅延信号を
生成する。その結果、遅延信号が生成されてから、これ
ら信号がパラレルレジスタでラッチされるまでのセット
アップ時間として、最長、データ抽出部の数と同数のク
ロック周期分の時間を確保することができる。したがっ
て、本発明によれば、クロック周波数を高くした場合に
おいても、セットアップ時間を十分に確保することがで
きる。
路の構成を示す回路図である。
路の動作を示すタイムチャートである。
路の構成を示す回路図である。
構成を示す回路図である。
動作を示すタイムチャートである。
Claims (7)
- 【請求項1】 クロック信号に同期したシリアルデータ
の互いに異なるビットのビット値を順次に抽出するn
(nは、2以上の整数)個のデータ抽出部であって、各
々が、当該シリアルデータのビット値を前記クロック信
号のn周期ごとに抽出し、かつ、次のビット値を抽出す
るまで直前のビット値を保持したデータ信号を生成する
複数のデータ抽出部と、 各前記データ信号をそれぞれ遅延させて、互いに同期し
た遅延信号を生成する遅延部と、 前記遅延信号をロードして、パラレルデータとして出力
するパラレルレジスタとを備えてなることを特徴とする
シリアル−パラレル変換回路。 - 【請求項2】 各前記データ抽出部として、 前記クロック信号に同期したフリップフロップと、 当該フリップフロップの出力値又は前記シリアルデータ
のビット値を選択して当該フリップフロップに入力する
セレクタとを設けたことを特徴とする請求項1記載のシ
リアル−パラレル変換回路。 - 【請求項3】 前記セレクタは、前記シリアルデータの
ビット値を選択した場合に、前記フリップフロップの出
力値が当該ビット値に変化した後に、当該フリップフロ
ップの出力値を選択することを特徴とする請求項1又は
2記載のシリアル−パラレル変換回路。 - 【請求項4】 前記遅延部は、各前記データ信号のう
ち、最も遅れたデータ信号に同期して、前記データ信号
を遅延させることを特徴とする請求項1、2又は3記載
のシリアル−パラレル変換回路。 - 【請求項5】 各前記データ抽出部が順次に前記シリア
ルデータのビット値を抽出するトリガとなる、前記クロ
ック信号に同期したラッチ信号生成し、かつ、前記パラ
レルレジスタが各前記遅延データをロードするトリガと
なるロード信号を生成するトリガ生成部を備えたことを
特徴とする請求項1、2、3又は4記載のシリアル−パ
ラレル変換回路。 - 【請求項6】 前記トリガ生成部として、 前記クロック信号をカウントして、バイナリ値を生成す
るカウンタと、前記シリアルデータを前記フリップフロ
ップに取り込むタイミングを生成するためのカウンタ
と、 前記バイナリ値をデコードして、前記ラッチ信号及び前
記ロード信号を生成するデコーダとを備えたことを特徴
とする請求項5記載のシリアル−パラレル変換回路。 - 【請求項7】 前記トリガ生成部として、シフトレジス
タを設けたことを特徴とする請求項6記載のシリアル−
パラレル変換回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11043188A JP3068593B1 (ja) | 1999-02-22 | 1999-02-22 | シリアル―パラレル変換回路 |
DE60019834T DE60019834T2 (de) | 1999-02-22 | 2000-02-22 | Serien-Parallel-Umsetzerschaltkreis |
US09/507,045 US6259387B1 (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
KR1020000008500A KR100328333B1 (ko) | 1999-02-22 | 2000-02-22 | 직병렬 변환 회로 |
EP00103370A EP1032134B1 (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
TW089103199A TW457783B (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11043188A JP3068593B1 (ja) | 1999-02-22 | 1999-02-22 | シリアル―パラレル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3068593B1 JP3068593B1 (ja) | 2000-07-24 |
JP2000244330A true JP2000244330A (ja) | 2000-09-08 |
Family
ID=12656956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11043188A Expired - Fee Related JP3068593B1 (ja) | 1999-02-22 | 1999-02-22 | シリアル―パラレル変換回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6259387B1 (ja) |
EP (1) | EP1032134B1 (ja) |
JP (1) | JP3068593B1 (ja) |
KR (1) | KR100328333B1 (ja) |
DE (1) | DE60019834T2 (ja) |
TW (1) | TW457783B (ja) |
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Also Published As
Publication number | Publication date |
---|---|
JP3068593B1 (ja) | 2000-07-24 |
US6259387B1 (en) | 2001-07-10 |
DE60019834D1 (de) | 2005-06-09 |
DE60019834T2 (de) | 2006-01-19 |
EP1032134B1 (en) | 2005-05-04 |
TW457783B (en) | 2001-10-01 |
KR100328333B1 (ko) | 2002-03-12 |
EP1032134A1 (en) | 2000-08-30 |
KR20000076708A (ko) | 2000-12-26 |
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Legal Events
Date | Code | Title | Description |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130519 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140519 Year of fee payment: 14 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |