JP4493164B2 - データ・バースト転送回路、パラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路 - Google Patents
データ・バースト転送回路、パラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路 Download PDFInfo
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- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Description
【０００１】
【発明の属する技術分野】
本発明は、ボード上の２個のメモリ・チップ間のデータ・バースト転送、またはチップ上の２個のメモリ回路間のデータ・バースト転送に関し、クロック信号に同期させずに高速データ転送をおこなうデータ・バースト転送回路、ならびにそれに用いることができるパラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路に関する。
【０００２】
【従来の技術】
従来、メモリ・チップ間またはメモリ回路間では、クロック信号に同期してデータ転送がおこなわれる。したがって、クロック周波数が遅いと、全データの転送が非常に遅くなってしまう。あるいは、クロック周波数が遅い場合に全データの転送を高速におこなわせるためには、メモリ間を結ぶ配線の本数を著しく増やす必要がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、メモリ間を結ぶ配線本数を増やすと配線領域が大きくなるため好ましくない。そこで、クロック周波数が遅い場合、ＰＬＬを用いて高速クロック信号を発生させ、この高速クロック信号に同期させてデータ転送をおこなうことが考えられる。しかし、ＰＬＬを設けると、配線本数を増やさずに済むが、回路が複雑化してしまうという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、メモリ・チップ間またはメモリ回路間を結ぶ配線の数を減らし、かつより高速なデータ転送をおこなうことができるデータ・バースト転送回路、それに用いることができるパラレル・シリアル変換回路、シリアル・パラレル変換回路、発振回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、クロック信号よりも高速な周波数の信号に基づいて複数の位相のタイミング信号（ストローボ信号）を生成する。そして、データ転送元のメモリは、その生成されたストローボ信号に基づいて、転送対象のデータを複数ビット分ずつパラレル信号からシリアル信号に変換し、各シリアル信号を別々の信号線を介して転送先のメモリに送る。転送先メモリは、受け取った各シリアル信号を前記ストローボ信号に基づいてパラレル信号に変換することにより元のデータに戻して格納する。
【０００６】
図１は、本発明にかかる非同期データ・バースト転送回路の原理を説明するためのブロック図である。この非同期データ・バースト転送回路１は、互いに位相が異なるｎ個（ｎは２以上の整数）のストローボ信号を出力するデータ・バースト転送用発振回路２、ｎビットのパラレル信号をシリアル信号に変換する１または複数のパラレル・シリアル変換回路３ａ，３ｂ、およびシリアル信号をｎビットのパラレル信号に変換する１または複数のシリアル・パラレル変換回路４ａ，４ｂを備えている。
【０００７】
パラレル・シリアル変換回路３ａ，３ｂは、メモリ・チップまたはメモリ回路（以下、これらをまとめて単にメモリとする。）５ａにそれぞれｎ本の信号線よりなる信号線群Ｌ１ａ，Ｌ１ｂを介して接続される。シリアル・パラレル変換回路４ａ，４ｂは、メモリ５ｂにそれぞれｎ本の信号線よりなる信号線群Ｌ２ａ，Ｌ２ｂを介して接続される。ここで、メモリとは、レジスタ・ファイル、ＦＩＦＯ、ＲＡＭおよびＲＯＭなどを含むデータ記憶回路のことである。
【０００８】
パラレル・シリアル変換回路３ａ，３ｂとシリアル・パラレル変換回路４ａ，４ｂとはそれぞれ１本の信号線Ｌ３ａ，Ｌ３ｂにより接続されている。データ・バースト転送用発振回路２は、ｎ本の信号線よりなる信号線群Ｌ４を介して、パラレル・シリアル変換回路３ａ，３ｂおよびシリアル・パラレル変換回路４ａ，４ｂのそれぞれに、互いに位相が異なるｎ個のストローボ信号を供給する。
【０００９】
上述した構成の非同期データ・バースト転送回路１の作用について説明する。データ転送元となるメモリ５ａに対するデータの読み出し命令が発せられると、データ・バースト転送用発振回路２に外部からスタート信号が入力される。また、読み出し命令の発生によってメモリ５ａから、該当するデータが読み出される。
【００１０】
データ・バースト転送用発振回路２は、スタート信号を受け取ると、互いに位相が異なるｎ個のストローボ信号を生成する。生成されたストローボ信号はパラレル・シリアル変換回路３ａ，３ｂおよびシリアル・パラレル変換回路４ａ，４ｂにそれぞれ供給される。
【００１１】
パラレル・シリアル変換回路３ａ，３ｂは、ｎ個のストローボ信号に基づいて、メモリ５ａから読み出されたデータ（パラレル信号）に対してｎビットずつシリアル信号に変換する。変換された各シリアル信号は、それぞれ、信号線Ｌ３ａ，Ｌ３ｂを介してシリアル・パラレル変換回路４ａ，４ｂに転送される。
【００１２】
シリアル・パラレル変換回路４ａ，４ｂは、それぞれ、パラレル・シリアル変換回路３ａ，３ｂから転送されてきたシリアル信号を受け取る。そして、シリアル・パラレル変換回路４ａ，４ｂは、それぞれ、データ・バースト転送用発振回路２から供給されたｎ個のストローボ信号に基づいて、各シリアル信号をｎビットのパラレル信号に変換する。
【００１３】
パラレル信号に変換されたデータは、データ転送先となるメモリ５ｂに対する書き込み命令にしたがって、該当するメモリ５ｂに書き込まれる。以上のようにして、転送元メモリ５ａから転送先メモリ５ｂに、ｎ×ｍビット（ｍは１以上の整数）のデータが転送されたことになる。
【００１４】
この発明によれば、転送元メモリ５ａから読み出されたｎ×ｍビットのデータをｎビットずつシリアル信号に変換し、各シリアル信号を別々の信号線Ｌ３ａ，Ｌ３ｂを介して転送する。そして、転送先メモリ５ｂ側で各シリアル信号を元のｎビットのパラレル信号に変換してｎ×ｍビットのデータとして転送先メモリ５ｂに格納するため、メモリ５ａ，５ｂ間を結ぶ配線の数が従来の略ｎ分の１に減る。また、低速なクロック信号しかないシステムにおいて、大容量のビットのデータを短時間で（クロック信号よりも高速に）転送させることができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図２〜図７を参照しつつ詳細に説明する。なお、非同期データ・バースト転送回路において、メモリから読み出されたデータを４ビットずつパラレル信号からシリアル信号に変換して転送し、それを再び４ビットのパラレル信号に変換する場合を例にして説明する。
【００１６】
図２は、本発明の実施の形態にかかる非同期データ・バースト転送回路の全体構成を示すブロック図である。この非同期データ・バースト転送回路１１は、互いに位相が異なる４個のストローボ信号を出力するデータ・バースト転送用発振回路１２、４ビットのパラレル信号をシリアル信号に変換する複数（図２には１個だけ示されている）のパラレル・シリアル変換回路１３、およびシリアル信号を４ビットのパラレル信号に変換する複数のシリアル・パラレル変換回路１４（図２には１個だけ示されている）を備えている。
【００１７】
パラレル・シリアル変換回路１３は、メモリ１５ａに４本の信号線よりなる信号線群Ｌ１を介して接続される。シリアル・パラレル変換回路１４は、メモリ１５ｂに４本の信号線よりなる信号線群Ｌ２を介して接続される。
【００１８】
パラレル・シリアル変換回路１３とシリアル・パラレル変換回路１４とはそれぞれ１本の信号線Ｌ３により接続されている。データ・バースト転送用発振回路１２は、４本の信号線よりなる信号線群Ｌ４を介して、パラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４のそれぞれに、互いに位相が異なる４個のストローボ信号を供給する。
【００１９】
４個のストローボ信号に基づいて、パラレル・シリアル変換回路１３はパラレル信号をシリアル信号に変換し、また、シリアル・パラレル変換回路は、シリアル信号をパラレル信号に変換する。図示省略した他のパラレル・シリアル変換回路およびシリアル・パラレル変換回路も同様である。したがって、図示したパラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４と、同一データの転送に供される図示省略した他のパラレル・シリアル変換回路およびシリアル・パラレル変換回路には共通のストローボ信号が供給される。
【００２０】
図３は、データ・バースト転送用発振回路１２の構成の一例を示すブロック図である。データ・バースト転送用発振回路１２は、発振回路２１、分周器２２および制御回路２３を備えている。
【００２１】
データ・バースト転送用発振回路１２には、スタート信号入力端子２４を介して外部からスタート信号が供給される。また、データ・バースト転送用発振回路１２は、高速クロック出力端子２５およびストローボ信号出力端子２６ａ，２６ｂ，２６ｃ，２６ｄを介して高速クロック信号および４個のストローボ信号φ１，φ２，φ３，φ４を外部へ出力する。
【００２２】
制御回路２３には、スタート信号入力端子２４よりスタート信号が入力される。また、制御回路２３には、分周器２２から出力された第４番目のストローボ信号φ４がストップ信号として入力される。制御回路２３は、発振回路２１および分周器２２に動作開始の制御信号を出力する。制御回路２３は、第４番目のストローボ信号φ４のパルスが消えると、つぎのスタート信号の入力待ち状態となる。すなわち、制御回路２３は、第４番目のストローボ信号φ４のパルスが消えないうちは、つぎのスタート信号を受けつけない。
【００２３】
発振回路２１には、制御回路２３から制御信号が供給されるとともに、分周器２２から出力された第４番目のストローボ信号φ４が入力される。発振回路２１は、制御回路２３にスタート信号が入力されると、基準となるクロック信号よりも高速な周波数で発振を開始する。発振回路２１は、高速クロック出力端子２５へ高速クロック信号を出力するとともに、その高速クロック信号を分周器２２に供給する。発振回路２１は、制御回路２３に第４番目のストローボ信号φ４のパルスが入力されると、発振を停止する。
【００２４】
分周器２２には、制御回路２３から制御信号が供給されるとともに、発振回路２１から出力された高速クロック信号がタイミング信号として入力される。分周器２２は、制御回路２３にスタート信号が入力されないときにはリセット状態となる。分周器２２は、制御回路２３にスタート信号が入力されると、高速クロック信号を分周して第１番目のストローボ信号φ１、第２番目のストローボ信号φ２、第３番目のストローボ信号φ３および第４番目のストローボ信号φ４を生成する。
【００２５】
第１番目のストローボ信号φ１は１回目のトグル時に出力される。第２番目のストローボ信号φ２は２回目のトグル時に出力される。第３番目のストローボ信号φ３は３回目のトグル時に出力される。第４番目のストローボ信号φ４は４回目のトグル時に出力される。
【００２６】
図４は、データ・バースト転送用発振回路１２の構成の一例を示す回路図である。データ・バースト転送用発振回路１２は、たとえば１２個のナンドゲートＮａ１〜Ｎａ１２と１６個のインバータＩｎ１〜Ｉｎ１６とにより構成されている。
【００２７】
ナンドゲートＮａ１は、スタート信号とインバータＩｎ１６の出力信号を入力とし、それらのナンド論理を出力する。インバータＩｎ１６の入力信号は第４番目のストローボ信号φ４の反転信号である。つまり、ナンドゲートＮａ１は、スタート信号と第４番目のストローボ信号φ４を入力とし、それらのナンド論理を出力することになる。
【００２８】
ナンドゲートＮａ２は、ナンドゲートＮａ１の出力信号とナンドゲートＮａ３の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ３は、ナンドゲートＮａ２の出力信号とインバータＩｎ１６の出力信号を入力とし、それらのナンド論理を出力する。これらナンドゲートＮａ１〜Ｎａ３およびインバータＩｎ１６は制御回路２３を構成する。
【００２９】
ナンドゲートＮａ４は、ナンドゲートＮａ２の出力信号とインバータＩｎ１０の出力信号を入力とし、それらのナンド論理を高速クロック信号として出力する。インバータＩｎ１はナンドゲートＮａ４の出力信号の反転信号を出力する。インバータＩｎ２はインバータＩｎ１の反転信号を出力する。インバータＩｎ３はインバータＩｎ２の反転信号を出力する。インバータＩｎ４はインバータＩｎ３の反転信号を出力する。インバータＩｎ５はインバータＩｎ４の反転信号を出力する。
【００３０】
インバータＩｎ６はインバータＩｎ５の反転信号を出力する。インバータＩｎ７はインバータＩｎ６の反転信号を出力する。インバータＩｎ８はインバータＩｎ７の反転信号を出力する。インバータＩｎ９はインバータＩｎ８の反転信号を出力する。インバータＩｎ１０はインバータＩｎ９の反転信号を出力する。これらナンドゲートＮａ４およびインバータＩｎ１〜Ｉｎ１０は発振回路２１を構成する。
【００３１】
ナンドゲートＮａ５は、ナンドゲートＮａ２の出力信号とナンドゲートＮａ６の出力信号とナンドゲートＮａ１２の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ６は、ナンドゲートＮａ５の出力信号とナンドゲートＮａ１１の出力信号を入力とし、それらのナンド論理を出力する。
【００３２】
ナンドゲートＮａ７は、ナンドゲートＮａ５の出力信号とナンドゲートＮａ４の出力信号(高速クロック信号)を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ８は、ナンドゲートＮａ６の出力信号とナンドゲートＮａ４の出力信号(高速クロック信号)を入力とし、それらのナンド論理を出力する。
【００３３】
ナンドゲートＮａ９は、ナンドゲートＮａ２の出力信号とナンドゲートＮａ７の出力信号とナンドゲートＮａ１０の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ１０は、ナンドゲートＮａ８の出力信号とナンドゲートＮａ９の出力信号を入力とし、それらのナンド論理を出力する。
【００３４】
ナンドゲートＮａ１１は、ナンドゲートＮａ９の出力信号と、ナンドゲートＮａ４の出力信号(高速クロック信号)をインバータＩｎ１１により反転してなる信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ１２は、ナンドゲートＮａ１０の出力信号とインバータＩｎ１１の出力信号を入力とし、それらのナンド論理を出力する。
【００３５】
インバータＩｎ１２はナンドゲートＮａ７の出力信号を反転して第４番目のストローボ信号φ４として出力する。インバータＩｎ１３はナンドゲートＮａ１１の出力信号を反転して第１番目のストローボ信号φ１として出力する。インバータＩｎ１４はナンドゲートＮａ１２の出力信号を反転して第３番目のストローボ信号φ３として出力する。インバータＩｎ１５はナンドゲートＮａ８の出力信号を反転して第２番目のストローボ信号φ２として出力する。これらナンドゲートＮａ５〜Ｎａ１２およびインバータＩｎ１１〜Ｉｎ１５は分周器２２を構成する。
【００３６】
ところで、ナンドゲートＮａ１に入力されるスタート信号は、データの転送元であるメモリ１５ａ（図２参照）に対するデータの読み出し命令に基づいて生成されるパルス信号である。このパルス信号を生成する回路について説明する。
【００３７】
図５は、スタート信号のパルスを生成する回路の構成の一例を示す回路図である。このパルス生成回路は、たとえば読み出し命令が「１１１・・・１」のビット列に対応する場合、２個のアンド回路Ａｎ１，Ａｎ２により構成される。アンド回路Ａｎ１は、読み出し命令の各ビットの値を入力とし、それらのアンド論理を出力する。アンド回路Ａｎ２は、アンド回路Ａｎ１の出力信号とクロック信号を入力とし、それらのアンド論理をスタート信号として出力する。したがってスタート信号は、クロック信号に対して一定のタイミングで出力されることになる。
【００３８】
つぎに、上述した構成において、メモリ１５ａ（図２参照）から読み出されたデータよりなるパラレル信号をシリアル信号に変換する際のタイミングについて説明する。図６は、パラレル信号をシリアル信号に変換する際のタイミングの一例を示すタイミングチャートである。
【００３９】
データ転送元となるメモリ１５ａに対するデータの読み出し命令（図６においてＲで示す）がアドレスデータ（図６においてＡで示す）とともに発せられると、クロック信号に同期してデータ・バースト転送用発振回路１２に外部からスタート信号が入力される。データ・バースト転送用発振回路１２は、スタート信号を受け取ると、互いに位相が異なる４個のストローボ信号φ１〜φ４を出力する。
【００４０】
パラレル・シリアル変換回路１３は、４個のストローボ信号φ１〜φ４の各立ち上がりエッジに同期して、メモリ１５ａから読み出されたデータのうちの４ビットのパラレル信号をシリアル信号に変換して出力データ（Ｄｏｕｔ）とする。
【００４１】
図６にはそのタイミングが示されていないが、変換されたシリアル信号は、シリアル・パラレル変換回路１４に転送され、そこで４個のストローボ信号φ１〜φ４に基づいてパラレル信号に変換されて転送先のメモリ１５ｂに書き込まれる。このようにして、転送元メモリ１５ａから転送先メモリ１５ｂにデータが転送されたことになる。
【００４２】
つぎに、上述した構成の非同期データ・バースト転送回路の適用例について説明する。図７は、実施の形態にかかる非同期データ・バースト転送回路の適用例を示す概略図である。
【００４３】
図７において、符号３１は複合メガマクロ、符号３２ａ，３２ｂ，３２ｃ，３２ｄはそれぞれ１６ＭｂのＤＲＡＭ、符号３３ａ，３３ｂ，３３ｃ，３３ｄはそれぞれレジスタ、符号３４ａ，３４ｂ，３４ｃ，３４ｄはそれぞれＦＩＦＯ、符号３５はデータバスである。実施の形態にかかる非同期データ・バースト転送回路は、特に図示しないが、レジスタ３３ａ，３３ｂ，３３ｃ，３３ｄとＦＩＦＯ３４ａ，３４ｂ，３４ｃ，３４ｄとの間のデータ転送に適用される。
【００４４】
上述した実施の形態によれば、パラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４と、それらを接続する信号線Ｌ３およびメモリ１５ａ，１５ｂとの接続に供される信号線群Ｌ１，Ｌ２の組がｍ組ある場合、転送元メモリ１５ａから読み出された４×ｍビットのデータがパラレル・シリアル変換回路１３により４ビットずつシリアル信号に変換されて転送される。そして、転送された各シリアル信号はそれぞれシリアル・パラレル変換回路１４により元の４ビットのパラレル信号に変換され、元の４×ｍビットのデータとして転送先メモリ１５ｂに格納される。
【００４５】
したがって、メモリ１５ａ，１５ｂ間を結ぶ配線の数が従来の略４分の１に減る。すなわち、従来、４×ｍビットの配線が必要であったが、それに対して、上記実施例によれば、データ転送用のｍビットの配線と、ストローボ信号供給用の４ビットの配線で済む。具体的には、従来２５６ビットの配線が必要であったのに対し、実施の形態によれば、６４＋４ビット、すなわち６８ビットの配線で済む。
【００４６】
また、上述した実施の形態によれば、発振回路２１が、基準となるクロック信号よりも高速な周波数で発振して高速クロック信号を生成し、その高速クロック信号を分周器２２が分周してストローボ信号φ１〜φ４を生成するため、基準となるクロック信号が低速であっても、大容量のビットのデータを短時間で転送させることができる。
【００４７】
なお、上述した実施の形態においては、パラレル信号とシリアル信号との変換ビット数を４ビットとしたが、これに限らず、パラレル信号とシリアル信号との変換ビット数を３ビット以下にしてもよいし、５ビット以上、たとえば８ビットにしてもよい。
【００４８】
また、上述した実施の形態においては、ストローボ信号をパラレルに出力するとしたが、これに限らず、ストローボ信号をシリアルに出力する構成としてもよい。
【００４９】
また、上述した実施の形態においては、ストローボ信号に基づいてパラレル信号とシリアル信号との変換をおこなうとしたが、これに限らず、発振回路から出力された高速クロック信号を利用してパラレル信号とシリアル信号との変換をおこなう構成としてもよい。この場合、この高速クロック信号は、同一データの転送に供されるパラレル・シリアル変換回路およびシリアル・パラレル変換回路に共通に供給される。
【００５０】
また、上述した実施の形態においては、転送データの流れが一方向の場合について説明したが、これに限らず、パラレル・シリアル変換回路とシリアル・パラレル変換回路と必要な信号線を逆方向にデータが転送可能なように設けて、メモリ間で双方向にデータ転送がおこなえる構成としてもよい。
【００５１】
また、上述した実施の形態においては、発振回路を論理回路で構成したが、これに限らず、ＰＬＬで構成してもよい。この場合、発振回路の発振周期をクロック信号の周期と合わせることにより、電源電圧、温度の影響の少ない発振回路が得られる。
【００５２】
以上において本発明は、メモリ間のデータ転送に限らず、メモリ以外の種々の回路とメモリとの間のデータ転送、またはメモリ以外の種々の回路同士の間のデータ転送にも適用可能である。また、データ転送時に、複数ビットごと（たとえばバイトごと）に、ビットマスク信号をつけて転送し、それによって、そのバイトの処理(たとえば書き込み)を禁止するようにしてもよい。
【００５３】
【発明の効果】
本発明によれば、転送元のメモリから読み出されたデータをｎビットずつシリアル信号に変換して転送し、転送先メモリ側で各シリアル信号をｎビットのパラレル信号に変換して元のデータとして転送先メモリに格納するため、メモリ間を結ぶ配線の数が従来の略ｎ分の１に減る。また、低速なクロック信号しかないシステムにおいて、大容量のビットのデータを短時間で転送させることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の実施の形態にかかる非同期データ・バースト転送回路の全体構成を示すブロック図である。
【図３】実施の形態におけるデータ・バースト転送用発振回路の構成の一例を示すブロック図である。
【図４】実施の形態におけるデータ・バースト転送用発振回路の構成の一例を示す回路図である。
【図５】実施の形態におけるスタート信号を生成する回路の構成の一例を示す回路図である。
【図６】実施の形態においてパラレル信号をシリアル信号に変換する際のタイミングの一例を示すタイミングチャートである。
【図７】実施の形態にかかる非同期データ・バースト転送回路を実際のメモリ間のデータ転送に適用した例を示す概略図である。
【符号の説明】
１ 非同期データ・バースト転送回路
２ データ・バースト転送用発振回路
２１ 発振回路
２２ 分周器
２３ 制御回路
３ａ，３ｂ パラレル・シリアル変換回路
４ａ，４ｂ シリアル・パラレル変換回路
５ａ，５ｂ メモリ
Ｌ３ａ，Ｌ３ｂ 信号線
Ｌ４ 信号線群
１５ａ，１５ｂ メモリ・チップまたはメモリ回路
【発明の属する技術分野】
本発明は、ボード上の２個のメモリ・チップ間のデータ・バースト転送、またはチップ上の２個のメモリ回路間のデータ・バースト転送に関し、クロック信号に同期させずに高速データ転送をおこなうデータ・バースト転送回路、ならびにそれに用いることができるパラレル・シリアル変換回路およびシリアル・パラレル変換回路、発振回路に関する。
【０００２】
【従来の技術】
従来、メモリ・チップ間またはメモリ回路間では、クロック信号に同期してデータ転送がおこなわれる。したがって、クロック周波数が遅いと、全データの転送が非常に遅くなってしまう。あるいは、クロック周波数が遅い場合に全データの転送を高速におこなわせるためには、メモリ間を結ぶ配線の本数を著しく増やす必要がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、メモリ間を結ぶ配線本数を増やすと配線領域が大きくなるため好ましくない。そこで、クロック周波数が遅い場合、ＰＬＬを用いて高速クロック信号を発生させ、この高速クロック信号に同期させてデータ転送をおこなうことが考えられる。しかし、ＰＬＬを設けると、配線本数を増やさずに済むが、回路が複雑化してしまうという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、メモリ・チップ間またはメモリ回路間を結ぶ配線の数を減らし、かつより高速なデータ転送をおこなうことができるデータ・バースト転送回路、それに用いることができるパラレル・シリアル変換回路、シリアル・パラレル変換回路、発振回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、クロック信号よりも高速な周波数の信号に基づいて複数の位相のタイミング信号（ストローボ信号）を生成する。そして、データ転送元のメモリは、その生成されたストローボ信号に基づいて、転送対象のデータを複数ビット分ずつパラレル信号からシリアル信号に変換し、各シリアル信号を別々の信号線を介して転送先のメモリに送る。転送先メモリは、受け取った各シリアル信号を前記ストローボ信号に基づいてパラレル信号に変換することにより元のデータに戻して格納する。
【０００６】
図１は、本発明にかかる非同期データ・バースト転送回路の原理を説明するためのブロック図である。この非同期データ・バースト転送回路１は、互いに位相が異なるｎ個（ｎは２以上の整数）のストローボ信号を出力するデータ・バースト転送用発振回路２、ｎビットのパラレル信号をシリアル信号に変換する１または複数のパラレル・シリアル変換回路３ａ，３ｂ、およびシリアル信号をｎビットのパラレル信号に変換する１または複数のシリアル・パラレル変換回路４ａ，４ｂを備えている。
【０００７】
パラレル・シリアル変換回路３ａ，３ｂは、メモリ・チップまたはメモリ回路（以下、これらをまとめて単にメモリとする。）５ａにそれぞれｎ本の信号線よりなる信号線群Ｌ１ａ，Ｌ１ｂを介して接続される。シリアル・パラレル変換回路４ａ，４ｂは、メモリ５ｂにそれぞれｎ本の信号線よりなる信号線群Ｌ２ａ，Ｌ２ｂを介して接続される。ここで、メモリとは、レジスタ・ファイル、ＦＩＦＯ、ＲＡＭおよびＲＯＭなどを含むデータ記憶回路のことである。
【０００８】
パラレル・シリアル変換回路３ａ，３ｂとシリアル・パラレル変換回路４ａ，４ｂとはそれぞれ１本の信号線Ｌ３ａ，Ｌ３ｂにより接続されている。データ・バースト転送用発振回路２は、ｎ本の信号線よりなる信号線群Ｌ４を介して、パラレル・シリアル変換回路３ａ，３ｂおよびシリアル・パラレル変換回路４ａ，４ｂのそれぞれに、互いに位相が異なるｎ個のストローボ信号を供給する。
【０００９】
上述した構成の非同期データ・バースト転送回路１の作用について説明する。データ転送元となるメモリ５ａに対するデータの読み出し命令が発せられると、データ・バースト転送用発振回路２に外部からスタート信号が入力される。また、読み出し命令の発生によってメモリ５ａから、該当するデータが読み出される。
【００１０】
データ・バースト転送用発振回路２は、スタート信号を受け取ると、互いに位相が異なるｎ個のストローボ信号を生成する。生成されたストローボ信号はパラレル・シリアル変換回路３ａ，３ｂおよびシリアル・パラレル変換回路４ａ，４ｂにそれぞれ供給される。
【００１１】
パラレル・シリアル変換回路３ａ，３ｂは、ｎ個のストローボ信号に基づいて、メモリ５ａから読み出されたデータ（パラレル信号）に対してｎビットずつシリアル信号に変換する。変換された各シリアル信号は、それぞれ、信号線Ｌ３ａ，Ｌ３ｂを介してシリアル・パラレル変換回路４ａ，４ｂに転送される。
【００１２】
シリアル・パラレル変換回路４ａ，４ｂは、それぞれ、パラレル・シリアル変換回路３ａ，３ｂから転送されてきたシリアル信号を受け取る。そして、シリアル・パラレル変換回路４ａ，４ｂは、それぞれ、データ・バースト転送用発振回路２から供給されたｎ個のストローボ信号に基づいて、各シリアル信号をｎビットのパラレル信号に変換する。
【００１３】
パラレル信号に変換されたデータは、データ転送先となるメモリ５ｂに対する書き込み命令にしたがって、該当するメモリ５ｂに書き込まれる。以上のようにして、転送元メモリ５ａから転送先メモリ５ｂに、ｎ×ｍビット（ｍは１以上の整数）のデータが転送されたことになる。
【００１４】
この発明によれば、転送元メモリ５ａから読み出されたｎ×ｍビットのデータをｎビットずつシリアル信号に変換し、各シリアル信号を別々の信号線Ｌ３ａ，Ｌ３ｂを介して転送する。そして、転送先メモリ５ｂ側で各シリアル信号を元のｎビットのパラレル信号に変換してｎ×ｍビットのデータとして転送先メモリ５ｂに格納するため、メモリ５ａ，５ｂ間を結ぶ配線の数が従来の略ｎ分の１に減る。また、低速なクロック信号しかないシステムにおいて、大容量のビットのデータを短時間で（クロック信号よりも高速に）転送させることができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図２〜図７を参照しつつ詳細に説明する。なお、非同期データ・バースト転送回路において、メモリから読み出されたデータを４ビットずつパラレル信号からシリアル信号に変換して転送し、それを再び４ビットのパラレル信号に変換する場合を例にして説明する。
【００１６】
図２は、本発明の実施の形態にかかる非同期データ・バースト転送回路の全体構成を示すブロック図である。この非同期データ・バースト転送回路１１は、互いに位相が異なる４個のストローボ信号を出力するデータ・バースト転送用発振回路１２、４ビットのパラレル信号をシリアル信号に変換する複数（図２には１個だけ示されている）のパラレル・シリアル変換回路１３、およびシリアル信号を４ビットのパラレル信号に変換する複数のシリアル・パラレル変換回路１４（図２には１個だけ示されている）を備えている。
【００１７】
パラレル・シリアル変換回路１３は、メモリ１５ａに４本の信号線よりなる信号線群Ｌ１を介して接続される。シリアル・パラレル変換回路１４は、メモリ１５ｂに４本の信号線よりなる信号線群Ｌ２を介して接続される。
【００１８】
パラレル・シリアル変換回路１３とシリアル・パラレル変換回路１４とはそれぞれ１本の信号線Ｌ３により接続されている。データ・バースト転送用発振回路１２は、４本の信号線よりなる信号線群Ｌ４を介して、パラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４のそれぞれに、互いに位相が異なる４個のストローボ信号を供給する。
【００１９】
４個のストローボ信号に基づいて、パラレル・シリアル変換回路１３はパラレル信号をシリアル信号に変換し、また、シリアル・パラレル変換回路は、シリアル信号をパラレル信号に変換する。図示省略した他のパラレル・シリアル変換回路およびシリアル・パラレル変換回路も同様である。したがって、図示したパラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４と、同一データの転送に供される図示省略した他のパラレル・シリアル変換回路およびシリアル・パラレル変換回路には共通のストローボ信号が供給される。
【００２０】
図３は、データ・バースト転送用発振回路１２の構成の一例を示すブロック図である。データ・バースト転送用発振回路１２は、発振回路２１、分周器２２および制御回路２３を備えている。
【００２１】
データ・バースト転送用発振回路１２には、スタート信号入力端子２４を介して外部からスタート信号が供給される。また、データ・バースト転送用発振回路１２は、高速クロック出力端子２５およびストローボ信号出力端子２６ａ，２６ｂ，２６ｃ，２６ｄを介して高速クロック信号および４個のストローボ信号φ１，φ２，φ３，φ４を外部へ出力する。
【００２２】
制御回路２３には、スタート信号入力端子２４よりスタート信号が入力される。また、制御回路２３には、分周器２２から出力された第４番目のストローボ信号φ４がストップ信号として入力される。制御回路２３は、発振回路２１および分周器２２に動作開始の制御信号を出力する。制御回路２３は、第４番目のストローボ信号φ４のパルスが消えると、つぎのスタート信号の入力待ち状態となる。すなわち、制御回路２３は、第４番目のストローボ信号φ４のパルスが消えないうちは、つぎのスタート信号を受けつけない。
【００２３】
発振回路２１には、制御回路２３から制御信号が供給されるとともに、分周器２２から出力された第４番目のストローボ信号φ４が入力される。発振回路２１は、制御回路２３にスタート信号が入力されると、基準となるクロック信号よりも高速な周波数で発振を開始する。発振回路２１は、高速クロック出力端子２５へ高速クロック信号を出力するとともに、その高速クロック信号を分周器２２に供給する。発振回路２１は、制御回路２３に第４番目のストローボ信号φ４のパルスが入力されると、発振を停止する。
【００２４】
分周器２２には、制御回路２３から制御信号が供給されるとともに、発振回路２１から出力された高速クロック信号がタイミング信号として入力される。分周器２２は、制御回路２３にスタート信号が入力されないときにはリセット状態となる。分周器２２は、制御回路２３にスタート信号が入力されると、高速クロック信号を分周して第１番目のストローボ信号φ１、第２番目のストローボ信号φ２、第３番目のストローボ信号φ３および第４番目のストローボ信号φ４を生成する。
【００２５】
第１番目のストローボ信号φ１は１回目のトグル時に出力される。第２番目のストローボ信号φ２は２回目のトグル時に出力される。第３番目のストローボ信号φ３は３回目のトグル時に出力される。第４番目のストローボ信号φ４は４回目のトグル時に出力される。
【００２６】
図４は、データ・バースト転送用発振回路１２の構成の一例を示す回路図である。データ・バースト転送用発振回路１２は、たとえば１２個のナンドゲートＮａ１〜Ｎａ１２と１６個のインバータＩｎ１〜Ｉｎ１６とにより構成されている。
【００２７】
ナンドゲートＮａ１は、スタート信号とインバータＩｎ１６の出力信号を入力とし、それらのナンド論理を出力する。インバータＩｎ１６の入力信号は第４番目のストローボ信号φ４の反転信号である。つまり、ナンドゲートＮａ１は、スタート信号と第４番目のストローボ信号φ４を入力とし、それらのナンド論理を出力することになる。
【００２８】
ナンドゲートＮａ２は、ナンドゲートＮａ１の出力信号とナンドゲートＮａ３の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ３は、ナンドゲートＮａ２の出力信号とインバータＩｎ１６の出力信号を入力とし、それらのナンド論理を出力する。これらナンドゲートＮａ１〜Ｎａ３およびインバータＩｎ１６は制御回路２３を構成する。
【００２９】
ナンドゲートＮａ４は、ナンドゲートＮａ２の出力信号とインバータＩｎ１０の出力信号を入力とし、それらのナンド論理を高速クロック信号として出力する。インバータＩｎ１はナンドゲートＮａ４の出力信号の反転信号を出力する。インバータＩｎ２はインバータＩｎ１の反転信号を出力する。インバータＩｎ３はインバータＩｎ２の反転信号を出力する。インバータＩｎ４はインバータＩｎ３の反転信号を出力する。インバータＩｎ５はインバータＩｎ４の反転信号を出力する。
【００３０】
インバータＩｎ６はインバータＩｎ５の反転信号を出力する。インバータＩｎ７はインバータＩｎ６の反転信号を出力する。インバータＩｎ８はインバータＩｎ７の反転信号を出力する。インバータＩｎ９はインバータＩｎ８の反転信号を出力する。インバータＩｎ１０はインバータＩｎ９の反転信号を出力する。これらナンドゲートＮａ４およびインバータＩｎ１〜Ｉｎ１０は発振回路２１を構成する。
【００３１】
ナンドゲートＮａ５は、ナンドゲートＮａ２の出力信号とナンドゲートＮａ６の出力信号とナンドゲートＮａ１２の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ６は、ナンドゲートＮａ５の出力信号とナンドゲートＮａ１１の出力信号を入力とし、それらのナンド論理を出力する。
【００３２】
ナンドゲートＮａ７は、ナンドゲートＮａ５の出力信号とナンドゲートＮａ４の出力信号(高速クロック信号)を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ８は、ナンドゲートＮａ６の出力信号とナンドゲートＮａ４の出力信号(高速クロック信号)を入力とし、それらのナンド論理を出力する。
【００３３】
ナンドゲートＮａ９は、ナンドゲートＮａ２の出力信号とナンドゲートＮａ７の出力信号とナンドゲートＮａ１０の出力信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ１０は、ナンドゲートＮａ８の出力信号とナンドゲートＮａ９の出力信号を入力とし、それらのナンド論理を出力する。
【００３４】
ナンドゲートＮａ１１は、ナンドゲートＮａ９の出力信号と、ナンドゲートＮａ４の出力信号(高速クロック信号)をインバータＩｎ１１により反転してなる信号を入力とし、それらのナンド論理を出力する。ナンドゲートＮａ１２は、ナンドゲートＮａ１０の出力信号とインバータＩｎ１１の出力信号を入力とし、それらのナンド論理を出力する。
【００３５】
インバータＩｎ１２はナンドゲートＮａ７の出力信号を反転して第４番目のストローボ信号φ４として出力する。インバータＩｎ１３はナンドゲートＮａ１１の出力信号を反転して第１番目のストローボ信号φ１として出力する。インバータＩｎ１４はナンドゲートＮａ１２の出力信号を反転して第３番目のストローボ信号φ３として出力する。インバータＩｎ１５はナンドゲートＮａ８の出力信号を反転して第２番目のストローボ信号φ２として出力する。これらナンドゲートＮａ５〜Ｎａ１２およびインバータＩｎ１１〜Ｉｎ１５は分周器２２を構成する。
【００３６】
ところで、ナンドゲートＮａ１に入力されるスタート信号は、データの転送元であるメモリ１５ａ（図２参照）に対するデータの読み出し命令に基づいて生成されるパルス信号である。このパルス信号を生成する回路について説明する。
【００３７】
図５は、スタート信号のパルスを生成する回路の構成の一例を示す回路図である。このパルス生成回路は、たとえば読み出し命令が「１１１・・・１」のビット列に対応する場合、２個のアンド回路Ａｎ１，Ａｎ２により構成される。アンド回路Ａｎ１は、読み出し命令の各ビットの値を入力とし、それらのアンド論理を出力する。アンド回路Ａｎ２は、アンド回路Ａｎ１の出力信号とクロック信号を入力とし、それらのアンド論理をスタート信号として出力する。したがってスタート信号は、クロック信号に対して一定のタイミングで出力されることになる。
【００３８】
つぎに、上述した構成において、メモリ１５ａ（図２参照）から読み出されたデータよりなるパラレル信号をシリアル信号に変換する際のタイミングについて説明する。図６は、パラレル信号をシリアル信号に変換する際のタイミングの一例を示すタイミングチャートである。
【００３９】
データ転送元となるメモリ１５ａに対するデータの読み出し命令（図６においてＲで示す）がアドレスデータ（図６においてＡで示す）とともに発せられると、クロック信号に同期してデータ・バースト転送用発振回路１２に外部からスタート信号が入力される。データ・バースト転送用発振回路１２は、スタート信号を受け取ると、互いに位相が異なる４個のストローボ信号φ１〜φ４を出力する。
【００４０】
パラレル・シリアル変換回路１３は、４個のストローボ信号φ１〜φ４の各立ち上がりエッジに同期して、メモリ１５ａから読み出されたデータのうちの４ビットのパラレル信号をシリアル信号に変換して出力データ（Ｄｏｕｔ）とする。
【００４１】
図６にはそのタイミングが示されていないが、変換されたシリアル信号は、シリアル・パラレル変換回路１４に転送され、そこで４個のストローボ信号φ１〜φ４に基づいてパラレル信号に変換されて転送先のメモリ１５ｂに書き込まれる。このようにして、転送元メモリ１５ａから転送先メモリ１５ｂにデータが転送されたことになる。
【００４２】
つぎに、上述した構成の非同期データ・バースト転送回路の適用例について説明する。図７は、実施の形態にかかる非同期データ・バースト転送回路の適用例を示す概略図である。
【００４３】
図７において、符号３１は複合メガマクロ、符号３２ａ，３２ｂ，３２ｃ，３２ｄはそれぞれ１６ＭｂのＤＲＡＭ、符号３３ａ，３３ｂ，３３ｃ，３３ｄはそれぞれレジスタ、符号３４ａ，３４ｂ，３４ｃ，３４ｄはそれぞれＦＩＦＯ、符号３５はデータバスである。実施の形態にかかる非同期データ・バースト転送回路は、特に図示しないが、レジスタ３３ａ，３３ｂ，３３ｃ，３３ｄとＦＩＦＯ３４ａ，３４ｂ，３４ｃ，３４ｄとの間のデータ転送に適用される。
【００４４】
上述した実施の形態によれば、パラレル・シリアル変換回路１３およびシリアル・パラレル変換回路１４と、それらを接続する信号線Ｌ３およびメモリ１５ａ，１５ｂとの接続に供される信号線群Ｌ１，Ｌ２の組がｍ組ある場合、転送元メモリ１５ａから読み出された４×ｍビットのデータがパラレル・シリアル変換回路１３により４ビットずつシリアル信号に変換されて転送される。そして、転送された各シリアル信号はそれぞれシリアル・パラレル変換回路１４により元の４ビットのパラレル信号に変換され、元の４×ｍビットのデータとして転送先メモリ１５ｂに格納される。
【００４５】
したがって、メモリ１５ａ，１５ｂ間を結ぶ配線の数が従来の略４分の１に減る。すなわち、従来、４×ｍビットの配線が必要であったが、それに対して、上記実施例によれば、データ転送用のｍビットの配線と、ストローボ信号供給用の４ビットの配線で済む。具体的には、従来２５６ビットの配線が必要であったのに対し、実施の形態によれば、６４＋４ビット、すなわち６８ビットの配線で済む。
【００４６】
また、上述した実施の形態によれば、発振回路２１が、基準となるクロック信号よりも高速な周波数で発振して高速クロック信号を生成し、その高速クロック信号を分周器２２が分周してストローボ信号φ１〜φ４を生成するため、基準となるクロック信号が低速であっても、大容量のビットのデータを短時間で転送させることができる。
【００４７】
なお、上述した実施の形態においては、パラレル信号とシリアル信号との変換ビット数を４ビットとしたが、これに限らず、パラレル信号とシリアル信号との変換ビット数を３ビット以下にしてもよいし、５ビット以上、たとえば８ビットにしてもよい。
【００４８】
また、上述した実施の形態においては、ストローボ信号をパラレルに出力するとしたが、これに限らず、ストローボ信号をシリアルに出力する構成としてもよい。
【００４９】
また、上述した実施の形態においては、ストローボ信号に基づいてパラレル信号とシリアル信号との変換をおこなうとしたが、これに限らず、発振回路から出力された高速クロック信号を利用してパラレル信号とシリアル信号との変換をおこなう構成としてもよい。この場合、この高速クロック信号は、同一データの転送に供されるパラレル・シリアル変換回路およびシリアル・パラレル変換回路に共通に供給される。
【００５０】
また、上述した実施の形態においては、転送データの流れが一方向の場合について説明したが、これに限らず、パラレル・シリアル変換回路とシリアル・パラレル変換回路と必要な信号線を逆方向にデータが転送可能なように設けて、メモリ間で双方向にデータ転送がおこなえる構成としてもよい。
【００５１】
また、上述した実施の形態においては、発振回路を論理回路で構成したが、これに限らず、ＰＬＬで構成してもよい。この場合、発振回路の発振周期をクロック信号の周期と合わせることにより、電源電圧、温度の影響の少ない発振回路が得られる。
【００５２】
以上において本発明は、メモリ間のデータ転送に限らず、メモリ以外の種々の回路とメモリとの間のデータ転送、またはメモリ以外の種々の回路同士の間のデータ転送にも適用可能である。また、データ転送時に、複数ビットごと（たとえばバイトごと）に、ビットマスク信号をつけて転送し、それによって、そのバイトの処理(たとえば書き込み)を禁止するようにしてもよい。
【００５３】
【発明の効果】
本発明によれば、転送元のメモリから読み出されたデータをｎビットずつシリアル信号に変換して転送し、転送先メモリ側で各シリアル信号をｎビットのパラレル信号に変換して元のデータとして転送先メモリに格納するため、メモリ間を結ぶ配線の数が従来の略ｎ分の１に減る。また、低速なクロック信号しかないシステムにおいて、大容量のビットのデータを短時間で転送させることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の実施の形態にかかる非同期データ・バースト転送回路の全体構成を示すブロック図である。
【図３】実施の形態におけるデータ・バースト転送用発振回路の構成の一例を示すブロック図である。
【図４】実施の形態におけるデータ・バースト転送用発振回路の構成の一例を示す回路図である。
【図５】実施の形態におけるスタート信号を生成する回路の構成の一例を示す回路図である。
【図６】実施の形態においてパラレル信号をシリアル信号に変換する際のタイミングの一例を示すタイミングチャートである。
【図７】実施の形態にかかる非同期データ・バースト転送回路を実際のメモリ間のデータ転送に適用した例を示す概略図である。
【符号の説明】
１ 非同期データ・バースト転送回路
２ データ・バースト転送用発振回路
２１ 発振回路
２２ 分周器
２３ 制御回路
３ａ，３ｂ パラレル・シリアル変換回路
４ａ，４ｂ シリアル・パラレル変換回路
５ａ，５ｂ メモリ
Ｌ３ａ，Ｌ３ｂ 信号線
Ｌ４ 信号線群
１５ａ，１５ｂ メモリ・チップまたはメモリ回路
Claims (7)
- 互いに位相が異なるｎ個（ｎは２以上の整数）のタイミング信号を出力する発振回路と、
前記ｎ個のタイミング信号に基づいてｎビットのパラレル信号をシリアル信号に変換する複数のパラレル・シリアル変換回路と、
前記ｎ個のタイミング信号に基づいてシリアル信号をｎビットのパラレル信号に変換し、前記複数のパラレル・シリアル変換回路と対になる複数のシリアル・パラレル変換回路と、
対になる前記パラレル・シリアル変換回路および前記シリアル・パラレル変換回路どうしを接続し、前記対になる前記パラレル・シリアル変換回路から前記シリアル・パラレル変換回路にシリアル信号を送るための複数の信号線と、
前記発振回路から前記複数のパラレル・シリアル変換回路および前記複数のシリアル・パラレル変換回路のそれぞれに、前記ｎ個のタイミング信号を供給するための前記ｎ本の信号線と、
を具備することを特徴とするデータ・バースト転送回路。 - 前記発振回路は、クロック信号よりも高速な周波数で自己発振する自己発振回路、前記自己発振回路の出力信号に基づいて前記ｎ個のタイミング信号を出力する分周器、およびスタート信号と前記分周器から出力されたタイミング信号に基づいて前記自己発振回路と前記分周器の動作を制御する制御回路を備えていることを特徴とする請求項１に記載のデータ・バースト転送回路。
- 前記発振回路は、クロック信号よりも高速な周波数で自己発振する自己発振回路、前記自己発振回路の出力信号に基づいて前記ｎ個のタイミング信号を出力する分周器、およびスタート信号と前記分周器から出力されたタイミング信号に基づいて前記自己発振回路と前記分周器の動作を制御する制御回路を備え、
前記クロック信号よりも高速にデータ転送することを特徴とする請求項１に記載のデータ・バースト転送回路。 - 前記パラレル・シリアル変換回路は、メモリ・チップまたはメモリ回路から読み出されたデータのシリアル変換をおこない、一方、前記シリアル・パラレル変換回路は、パラレル変換したデータをメモリ・チップまたはメモリ回路に出力することを特徴とする請求項１〜３のいずれか一つに記載のデータ・バースト転送回路。
- 前記スタート信号は、メモリ・チップまたはメモリ回路に対するデータの読み出し命令に基づいて生成されたパルス信号であることを特徴とする請求項４に記載のデータ・バースト転送回路。
- 前記発振回路は、メモリ・チップまたはメモリ回路から読み出された一データをシリアル信号に変換するのに供される複数の前記パラレル・シリアル変換回路に対して、前記ｎ個のタイミング信号を共通に供給することを特徴とする請求項４または５に記載のデータ・バースト転送回路。
- 前記発振回路は、前記スタート信号として、クロック信号に対して一定のタイミングで出力される信号を受け取ることを特徴とする請求項２〜６のいずれか一つに記載のデータ・バースト転送回路。
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