DE69514394T2

DE69514394T2 - Ein-/Ausgabedatenports

Info

Publication number: DE69514394T2
Application number: DE69514394T
Authority: DE
Inventors: John Bartkowiak; Alan F. Hendrickson; Jacqueline Mullins; Joseph W. Peterson
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-02-04
Filing date: 1995-02-03
Publication date: 2000-08-24
Anticipated expiration: 2015-02-04
Also published as: US5596724A; DE69514394D1; ATE188821T1; JPH07325782A; EP0666653B1; EP0666653A1; ES2141299T3

Description

Die vorliegende Erfindung betrifft eine Schaltungsarchitektur zum Eingeben und Ausgeben serieller digitaler Daten in einen und aus einem Paralleldatenbus. Insbesondere betrifft die Erfindung eine Schaltungsarchitektur, die in der Lage ist, einen Paralleldatenbus mit einem Seriellbus zu verbinden, wobei dieselben Bitregister zum Senden und Empfangen von ausgehenden und eingehenden Daten verwendet werden.

Beschreibung des Standes der Technik

Dem Fachmann sind sowohl serielle, als auch parallele Interfaces bekannt. Serielle Interfaces beinhalten eine zeitlich geordnete Verarbeitung der einzelnen Teile als Ganzes, beispielsweise die Bits eines Zeichens, die Zeichen eines Wortes, und so weiter, unter Verwendung derselben Schaltungseinrichtungen zum Verarbeiten der aufeinanderfolgenden Teile. Parallele Interfaces andererseits sehen die gleichzeitige Verarbeitung einzelner Teile eines Ganzen unter Verwendung getrennter Einrichtungen für die verschiedenen Teile vor.
Es ist oft nötig, die Serielldaten in Paralleldaten und Paralleldaten in Serielldaten umzuwandeln, so daß zwei Geräte digital miteinander kommunizieren können. Integrierte Digitalsignalverarbeitungsschaltungen (DSP-IC) weisen beispielsweise einen internen Parallelbus auf, können jedoch mit anderen Vorrichtungen oder Schaltungen im Serielldatenverfahren kommunizieren. Daher muß die Seriell-Parallel- und die Parallel-Seriell- Umwandlung so durchgeführt werden, daß serielle Daten an und von anderen Vorrichtungen auf den internen Parallelbus des DSP gesetzt und von diesem genommen werden können. Zur Durchführung dieser Umwandlungen werden im allgemeinen Schieberegister verwendet.
Ein 16-Bit Seriell-Parallel-Port und ein 16-Bit Parallel-Seriell-Port besteht beispielsweise aus zwei 16-Bit Registern. Ein 16-Bit Register ist für den Seriell-Parallel-Port und ein 16-Bit Register ist für den Parallel-Seriell- Pfad vorgesehen. Die Verwendung zweier 16-Bit Register für zwei separate Schaltungen verbraucht sowohl Schaltungsplatz und Energie. Daher muß eine zusätzliche Steuerschaltung jeden Seriell-Parallel- und Parallel- Seriell-Datenport vorgesehen sein, so daß diese arbeiten, ohne den Datenbus zu blockieren.
Bei einem normalen 8-Bit Seriell-Parallel- und einem 8-Bit Parallel-Seriell- Port mit gepufferten 8-Bit Registern (zwei 8-Bit Register für jeden Parallel- Serielle- und Seriell-Parallel-Port) wird ein Register ferner zum Zwischenspeichern eingehender Serielldaten verwendet. Nach dem Empfang der eingehenden Serielldaten werden die Daten einem Pufferregister zugeführt, so daß beispielsweise der Mikrocode der DSP IC die Daten aus dem Register parallel extrahieren kann. Der Doppelpufferungsmodus ermöglicht es dem Mikrocode auf Daten während eines späteren Taktzyklus zuzugreifen. Ähnlich wird ein separates Sende- oder Ausgangsregister zum Verschieben von 8-Bit Paralleldaten aus einem Parallelbus verwendet. Das Register puffert die ausgehenden Daten aus, beispielsweise, dem Mikrocode, so daß das gepufferte Register die ausgehenden Daten halten und einem Ausgangsregister übertragen kann, welches ein serielles Verschieben der ausgehenden Daten zum nächsten Zeitgebungsrahmen auf den Sende-Seriellbus ermöglicht.
Die generelle 8-Bit gepufferte Seriell-Parallel-Schaltung und Parallel-Seriell- Schaltungen erfordern zwei separate 8-Bit-Register, die mit dem Parallelbus verbunden sind, ein 8-Bit Register für jede Schaltung. Wenn beispielsweise der Parallelbus intern in einem DSP IC und der Seriellbus extern der DSP IC angeordnet ist, und ausgehende Daten vom internen Parallelbus an den externen Seriellbus und eingehende Daten vom externen Seriellbus zum internen Parallelbus geliefert werden, sind zwei separate Datenportschaltungen erforderlich, nämlich eine Schaltung für ausgehende Daten und eine zweite Schaltung für eingehende Daten. Jedes Schaltung hat ihr eigenes separates Register, das mit dem internen Parallelbus verbunden ist. Somit sind für jede der Eingangs- und Ausgangsdatenportschaltungen Schaltungsplatz und Energie erforderlich.
Wenn ferner ein interner Parallelbus sowohl lineare Daten, als auch impulscodemodulierte Daten (PCM) empfängt und sendet, wobei die linearen Daten 16-Bit Daten und die PCM Daten 8-Bit Daten sind, 50 wären nach dem zuvor Gesagten vier separate Schaltungen erforderlich, nämlich eine für eingehende lineare 16-Bit Seriell-Parallel-Daten, eine zweite für ausgehende lineare 16-Bit Seriell-Parallel-Daten, eine dritte für eingehende 8-Bit Seriell-Parallel-PCM-Daten und eine vierte für ausgehende 8-Bit Parallel-Seriell-PCM-Daten. Die vier separaten Schaltungen würden jeweils Schaltungsplatz und Energie erfordern, wenn sie in einer elektronischen Vorrichtung, insbesondere in einer DSP IC, angeordnet würden.
Somit sind die zuvor erörterten normalen Architekturen für eingehende und ausgehende Daten nachteilig, da sie sämtlich eigene Schaltungen und Energie benötigen; sie sind nicht zu einer einzelnen Schaltung kombiniert, die sowohl eingehende und ausgehende n-Bit lineare Daten, als auch eingehende und ausgehende m-Bit PCM-Daten handhaben kann (wobei m ≤ n).
EP-A-0 311798 offenbart eine Dateneingabe-/-ausgabeschaltung, die in der Lage ist, mit unterschiedlichen Datenformaten umzugehen und ein Schieberegister mit vier reversiblen Stufen aufweist, die zu einem zyklischen Register angeordnet sind. Audiosignaldatenbits werden in dem Schieberegister gespeichert oder aus einem Paralleldatenbus in das Schieberegister geholt und anschließend in bit-serieller Weise durch das Schieberegister und ausgewählte Ausgabegatterschaltungen ausgegeben.
TMS320C2x User's Guide, Januar 1993, Texas Instruments, zeigt eine Seriell-Parallel- und Parallel-Seriell-Wandlerschaltung, in der seriell empfangene Daten seriell in ein Eingangsregister verschoben und danach parallel in ein Pufferregister übertragen werden, wenn sämtliche Bits empfangen wurden, während übertragene Daten separat von einem Pufferregister einem mit einer seriellen Ausgangsleitung verbundenen Ausgangsregister zugeführt werden.
Die Erfindung schafft eine Eingangs-/Ausgangsdatenportschaltung, die einen Paralleldatenbus elektrisch mit einem Eingangs-Serielldatenbus und einem Ausgangs-Serielldatenbus verbindet, wobei die Schaltung selektiv in einem linearen Modus und in einem Puffermodus betreibbar ist, und die Schaltung aufweist:
- ein Interface-Register mit Parallelbitanschlüssen zum Paralleldatenbus, wobei das Register wenigstens zwei Flipflops aufweist; wodurch, bei im linearen Modus arbeitender Schaltung, auf dem Eingangs-Serielldatenbus seriell in das Interface-Register verschobene serielle Daten parallel auf den Paralleldatenbus übertragen werden, und vom Paralleldatenbus in das Interface-Register übertragene parallele Daten seriell vom Interface- Register zum Ausgangs-Seriellbus verschoben werden, dadurch gekennzeichnet, daß die Schaltung ein Zwischenspeicherregister zwischen dem Interface-Register und jeweiligen Eingangs- und Ausgangsregistern aufweist, wobei das Zwischenspeicherregister und das Eingangs- und Ausgangsregister jeweils wenigstens zwei Flipflops aufweisen, wobei das Zwischenspeicherregister jeweilige Seriellbitverbindungen mit einem höherwertigen und einem niederwertigen Flipflop des Interface-Registers und Parallelbitverbindungen mit den Eingangs- und den Ausgangsregistern aufweist, wobei das Ausgangsregister eine Seriellbitverbindung mit dem Ausgangs-Serielldatenbus und das Eingangsregister eine Seriellbitverbindung mit dem Eingangs-Serielldatenbus aufweist, wodurch, bei im Puffer-Modus arbeitender Schaltung, aus dem Eingangs-Serielldatenbus in das Zwischenspeicherregister verschobene serielle Daten parallel in das Zwischenspeicherregister übertragen und seriell aus dem Zwischenspeicherregister in das Interface-Register zum parallelen Übertragen an den Paralleldatenbus verschoben werden, während vom Paralleldatenbus an das Interface-Register übertragene Daten seriell in das Zwischenspeicherregister verschoben und parallel an das Ausgangsregister zur seriellen Übertragung an den Ausgangs-Serielldatenbus übertragen werden.
Die Seriellbitverbindungen des Zwischenspeicherregisters sind vorzugsweise mit den Flipflops in einem Bereich des Interface-Registers ausgebildet, um ein Ring-Register zu bilden, wodurch in dem Zwischenspeicherregister gespeicherte Daten in den genannten Bereich des Interface-Registers während desselben Taktzyklus verschoben werden, in dem im genannten Bereich des Interface-Registers gespeicherte Daten in das Zwischenspeicherregister geschoben werden. Ferner weisen die Flipflops des Zwischenspeicherregisters vorzugsweise Master-Slave-Flipflops auf, wodurch Übertragungsdaten aus dem Interface-Register in die Slave-Bereiche der Flipflops zwischengespeichert werden und Empfangsdaten von dem Eingangsregister in die Master-Bereiche der Flipflops oder umgekehrt zwischengespeichert werden.
Das Ergebnis ist ein gepufferter E/A-Port, der gleichzeitig Daten über dasselbe Zwischenspeicherregister sendet und empfängt, so daß eine minimale Anzahl von Registern, eine minimale Gesamtschaltung und minimale Energie erforderlich sind.
Diese und andere Aufgaben und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit den zugehörigen Zeichnungen, welche als Beispiel zeigen:
Fig. 1- ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung im linearen Modus;
Fig. 2 - ein Blockschaltbild eines Ausführungsbeispiels der Erfindung im gepufferten Modus;
Fig. 3 - ein allgemeines Blockschaltbild der erfindungsgemäßen Flipflop/Registeranordnung;
Fig. 4 - ein schematisches Diagramm eines bevorzugten Ausführungsbeispiels eines Flipflops;
Fig. 5 - ein schematisches Diagramm eines bevorzugten exemplarischen Ausführungsbeispiels der Erfindung;
Fig. 6A und 6B - Zeitgebungsdiagramme der vorliegenden Erfindung im linearen Modus; und
Fig. 7 - ein Zeitsteuerungsdiagramm der Erfindung im gepufferten Modus.
Die nachfolgende detaillierte Beschreibung betrifft vorrangig das bevorzugte Ausführungsbeispiel bei einer Anwendung in Zeitteilungsmultiplex(TDM)- Kommunikationssystemen gemäß dem CT2 Standard.
Generell betrifft die Erfindung nach einem Ausführungsbeispiel Vorrichtungen und Verfahren zum Senden und Empfangen von X-Bit Serielldaten an und von einem X-Bit Parallelbus sowie zum gepufferten Senden und Empfangen von Y-Bit Serielldaten an und von dem X-Bit-Parallelbus, wobei Y kleiner als oder gleich X ist. Der Transfer von X- und Y-Bit-Daten erfolgt in denselben Registern einer einzelnen Dateneingangs-/- ausgangssportschaltung.
Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung, nämlich ein Eingangs-/Ausgangsdatenport, ist in eine integrierte Digitalsignalverarbeitungsschaltung (DSP IC) integriert. Der erfindungsgemäße Eingangs- /Ausgangsport ermöglicht es einem internen Parallelbus der DSP IC 8-Bit-Daten, beispielsweise 8-Bit A-law PCM und/oder 8-Bit u-law PCM Daten; 4-Bit-Daten, beispielsweise 4-Bit ADPCM Daten; und 16-Bit-Daten, beispielsweise 16-Bit lineare Daten durch denselben Eingangs-/Ausgangsport zu verarbeiten, ohne extensive zusätzliche Schaltungen für die Handhabung der verschiedenen Datenformate zu erfordern. Diese Flexibilität ermöglicht es einer DSP IC Verbindungen mit zahlreichen verschiedenen anderen DSP-Prozessoren und IC einzugehen. Es sei darauf hingewiesen, daß dieser Eingangs-/Ausgangsport nicht auf die Verwendung mit einer DSP IC beschränkt ist, sondern auch in Mikroprozessoren, allgemeinen E/A- Schaltungen und einer Vielzahl von peripheren IC und Schaltungen verwendet werden. Ferner sei darauf hingewiesen, daß die vorliegende Erfindung Verbindungen zwischen einem X-Bit Parallelbus, wobei X jede beliebige von Null verschiedene positive ganze Zahl sein kann, und verschiedenen Arten von Serielldatenbussen herstellen kann.
Das bevorzugte Ausführungsbeispiel der Erfindung ist Teil eines multi- codierten DSP, der als integrierte Schaltung (IC) implementiert ist. Der multi-codierte DSP kann A-law, u-law, PCM und linear codierte Daten aufweisen, die vom DSP über einen Datenport gesendet und empfangen werden, der den erfindungsgemäßen Eingangs-/Ausgangsdatenport repräsentiert.
Wie in den Fig. 1, 2 und 3 dargestellt, weist der Eingangs-/Ausgangsdatenport (E/A Datenport) 10 gemäß dem bevorzugten Ausführungsbeispiel ein 16-Bit Interfaceregister 11 und drei 8-Bit Register auf, die ein Zwischenspeicherregister 14, ein Eingangsregister 16 und ein Ausgangsregister 18 umfassen.
Es existieren zwei bevorzugte Betriebsmodi, der 16-Bit Linearmodus und der gepufferte 8-Bit Modus.
Bei dem in Fig. 1 dargestellten 16-Bit Linearmodus können Serielldaten seriell über einen Seriell-Eingangsbus 22 in das 16-Bit Interfaceregister verschoben werden. Der Eingang der Serielldaten erfolgt am E/A Port 10 und gilt als "Empfangsdaten" in bezug zu einem Parallelbus 20. Ferner können Paralleldaten parallel vom Paralleldatenbus 20 in das Interfaceregi ster 12 und seriell über den Seriell-Ausgangsbus 24 heraus geschoben werden. In diesem Fall gelten die Paralleldaten als zum Seriell-Ausgangsbus 24 ausgehend und als "Übertragungsdaten" an den Paralleldatenbus 20. Sowohl die Übertragungsdaten, als auch die Empfangsdaten breiten sich durch das Interfaceregister 12 aus.
Bei dem in Fig. 2 dargestellten gepufferten 8-Bit Modus kann das 16-Bit Interfaceregister 12 über ein Programm, Software, Firmware, Hardware, ein Flipflop-Transfergatter, eine Mux-Steuerung etc., wie im folgenden genauer erläutert, in ein 8-Bit Interfaceregister 13 konvertiert werden, das Parallel-Seriell- und Seriell-Parallel-Transfers durchführt. Es sei darauf hingewiesen, daß das Interfaceregister in ein Interfaceregister mit weniger oder derselben Anzahl von Flipflops im Interfaceregister 12 ausgebildet sein kann. Bei dem bevorzugten Ausführungsbeispiel des Interfaceregisters 12 werden sechzehn Flipflops verwendet.
Das Zwischenspeicherregister 14, das Eingangsregister 16 und das Ausgangsregister 18 sind bei diesem Ausführungsbeispiel 8-Bit Register und werden nur im gepufferten 8-Bit Modus verwendet. Das Eingangsregister 16 wandelt von einem Seriell-Eingangsbus 23 eingehende Empfangsdaten von seriell in parallel um. Die Empfangsdaten werden parallel in das Zwischenspeicherregister 14 verschoben. Die Empfangsdaten werden sodann seriell in das 8-Bit Interfaceregister 13 verschoben und anschließend parallel in den Paralleldatenbus 20 verschoben.
Gleichzeitig mit dem Schieben eingehender Empfangsdaten vom Seriell- Eingangsbus 23 auf den Paralleldatenbus 20, werden ausgehende Sendedaten vom Paralleldatenbus 20 zum 8-Bit Interfaceregister 13 verschoben und anschließend seriell in das Zwischenspeicherregister 14 verschoben. Aus dem Zwischenspeicherregister 14 werden die Übertragungsdaten parallel zum Ausgangsregister 18 gesendet, wo sie seriell auf den Seriell-Ausgangsbus 25 verschoben werden.
Fig. 3 zeigt ein Blockschaltbild der Flipflop-Registeranordnung des E/A Datenports 10. Sowohl der Linearmodus, als auch der gepufferte Modus werden im folgenden unter Bezugnahme auf Fig. 3 näher erläutert.
Im linearen Modus werden vom Paralleldatenbus ausgehende Übertragungsdaten vom Paralleldatenbus 20 in das Interfaceregister 12 verschoben und im Masterbereich jedes der Master/Slave-Flipflops 28 des Registers für die Bits 0 bis 15 gehalten. Die Übertragungsdaten werden an den Seriell-Ausgangsbus 24 während eine Zeitfensterabtastung übertragen (Fig. 6A und 6B). Während des Zeitfensters werden Empfangsdaten seriell aus dem Seriellbus 22, und zwar das höchstwertige Bit zuerst, und in die Master/Slave-Flipflops 28 verschoben. Es sei darauf hingewiesen, daß die Daten auch mit dem niederwertigsten Bit zuerst verschoben werden können. Nach der Zeitfensterabtastung werden die Empfangsdaten im Slavebereich jedes der Master/Slave-Flipflops 28 des Registers für die Bits 0 bis 15 gehalten.
Bei diesem bevorzugten Ausführungsbeispiel sind 16 Master/Slave-Flipflops 28 im Interfaceregister 12 vorgesehen. Die Empfangsdaten werden vom Bit-0 Register in das Bit-15 Register und anschließend parallel zum Parallelbus 20 verschoben. Die Fig. 6A und 6B sind Zeitgebungsdiagramme für den Linearmodus. Wie in den Fig. 6A und 6B dargestellt, werden die Übertragungs- und Empfangsfunktion durch die Vorderflanke des Abtastsignals TS0 oder TS2 getriggert. TS0 und TS2 können in demselben Rahmen auftreten, um die vorliegende Erfindung als Echo-E/A- Port zu verwenden. Ferner breiten sich, wie in Fig. 3 dargestellt, die Übertragungs- und die Empfangsdaten durch dieselben Flipflops 28 im Interfaceregister 12 aus.
Das bevorzugte Ausführungsbeispiel des Eingangs-/Ausgangsdatenports 10 erfordert nur ein 16-Bit Register zum Übertragen von 16-Bit Daten vom Paralleldatenbus 20 und zum Empfangen von 16-Bit Daten vom Seriell-Eingangsbus 21. Ferner überträgt der Eingangs-/Ausgangsdatenport Übertragungs- und Empfangsdaten gleichzeitig über dieselben Flipflops 28. Somit verwendet die vorliegende Erfindung weniger Logikschaltungsraum und Energie, als bekannte Schaltungen und kann Daten kontinuierlich bewegen, ohne auf die Änderung des Ports vom Eingangs- zu einem Ausgangsportwarten zu müssen. Der erfindungsgemäße E/A-Datenport 10 arbeitet gleichzeitig als Eingangs- und Ausgangsport.
Es sei darauf hingewiesen, daß der Linearmodus lineare um ein Vorzeichen erweiterte Daten verarbeiten kann, die ein Vorzeichenbit aufweisen. Das Interfacedatenregister des bevorzugten Ausführungsbeispiels verarbeitet das Vorzeichenbit, indem es das Vorzeichenbit dupliziert (bei Bit-15 dargestellt).
Die Fig. 3 und 7 zeigen den gepufferten Betriebsmodus des E/A- Datenports 10. Ein Rahmen ist eine einzelne 8 KHz Taktperiode. In einem. Rahmen werden 8 Bits serieller Daten in das Eingangsregister 16 während eines Datenempfangszeitfensters (RE) geschoben. Eingehende Empfangsdaten können in das Eingangsregister 16 mit verschiedenen Frequenzen verschoben werden. Die bevorzugten Frequenzen der eingehenden Empfangsdaten sind unter anderem 64, 128, 256, 512, 1024 und 2048 KHz. Es sei darauf hingewiesen, daß die Frequenz eine Frequenz über 64 KHz sein kann. Am Ende des Rahmens werden die Empfangsdaten parallel in den Masterbereich der Zwischenspeicherregisterflipflops 29 (Bits 7-14) verschoben. Eine zirkulare Verschiebung tritt auf, die das Verschieben der Empfangsdaten aus dem Zwischenspeicherregister 14 in das Interfaceregister 12 bewirkt. Sobald sich die eingehenden Empfangsdaten im Interfaceregister 12 befinden, hat der Paralleldatenbus 20 Zugriff auf die Empfangsdaten. Bei dem bevorzugten Ausführungsbeispiel verwendet der der DSP IC zugeordnete Mikrocode die auf dem Paralleldatenbus 20 vorhandenen Empfangsdaten.
Die Übertragungsdaten werden auf den Paralleldatenbus 20 nahe dem Ende des Rahmens geladen. Der DSP Mikrocode weist das Interfaceregister 12 an, die Übertragungsdaten in seine Flipflops 28 zu laden. Es erfolgt eine zirkulare Verschiebung, welche die Übertragungsdaten seriell in den Slavebereich des Zwischenspeicherregisters 14 verschiebt. Am Ende des Rahmens, wenn eingehende Empfangsdaten in das Zwischenspeicherregister 14 zwischengespeichert werden, werden die Übertragungsdaten ebenfalls aus dem Zwischenspeicherregister 14 parallel in das Ausgangsregister 18 zwischengespeichert. Die Übertragungsdaten werden sodann während eines Übertragungszeitfensters (TE) seriell aus den Seriell-Ausgangsbus 25 mittels des Ausgangsregisters 18 übertragen. RE und TE sind unabhängige Zeitfenster, obwohl jedes in einem Rahmen auftritt, und sie sind vorzugsweise über 8 Taktzyklen (CLK) aktiv. Vorzugsweise sind RE und TE auf einen 8 KHz Zeitrahmen synchronisiert und umfassen nicht die Anstiegsflanke eines 8 KHz Sync-Impulses.
Sowohl die Empfangsdaten, als auch die Übertragungsdaten werden vom Zwischenspeicherregister 14 gepuffert. Ferner werden die Übertragungs- und die Empfangsdaten gleichzeitig von dem Zirkularschiebe register 30 verarbeitet, welches den 8-Bit Bereich des Interfaceregisters 13 und des Zwischenspeicherregisters 14 umfaßt.
Zwischen den Flipflops 28 im Interfaceregister 12 und im Zwischenspeicherregister 14 ist ein Schaltmechanismus oder Mux 32 vorgesehen, der durch die Steuerlogik 40 derart eingestellt ist, daß der E/A-Port entweder im Linearmodus oder im gepufferten Modus arbeitet. Das heißt der Mux 32 schaltet so, daß das Interfaceregister 12 allein arbeitet oder mit dem Zwischenspeicherregister 14 zusammenarbeitet, um ein zirkulares Schieberegister zu bilden.
Die eingehenden Empfangsdaten und die ausgehenden Übertragungsdaten werden somit gleichzeitig von denselben Registern in einem einzelnen Rahmen übertragen. Bevorzugterweise sind zwei zirkulare Verschiebungen in einem Rahmen vorgesehen, so daß die eingehenden und die ausgehenden Daten nicht verzögert werden.
Transfergatter 34 sind zwischen jedem Flipflop des Interfaceregisters 12 und dem Paralleldatenbus 20 angeordnet. Wenn ein Transfergatter 34 "eingeschaltet" wird, können Daten vom zugehörigen Interfaceregisterflipflop 28 an den Paralleldatenbus ausgegeben werden. Anders ausgedrückt ermöglichen die Transfergatter 34 das Treibender zwischengespeicherten Daten des Interfaceregisters 12 auf den Paralleldatenbus 20, wie zuvor beschrieben.
Es sei darauf hingewiesen, daß der Paralleldatenbus breiter sein kann (mehr Parallelbits aufweisen kann) als der Zahl der im gepufferten Modus arbeitenden E/A Datenport verwendeten Interfaceregisterflipflops entspricht. Bei dem bevorzugten Ausführungsbeispiel erfolgt die Zwischenspeicherung nur auf acht der 16 verfügbaren Paralleldatenbusleitungen. Es sei ferner darauf hingewiesen, daß mehr oder weniger als acht Interfaceregisterflipflops verwendet werden können.
Fig. 3 zeigt ferner einen Mux oder eine Schaltungsvorrichtung 33 (serieller Mux) zum Konfigurieren des Linearmodus-Seriellausgangsbus 25 für die Ausgabe an den allgemeinen Seriellausgangsbus 27.
Der gepufferte Modus verwendet die Interfaceregisterhardware (des Linearmodus), wodurch die Notwendigkeit von zusätzlicher Hardware entfällt. Die Kosten der Schaltung sind verringert, es wird weniger IC-Raum benötigt und der Energieverbrauch der Gesamt-IC oder der Schaltung ist gesenkt. Die Umwandlung des 16-Bit Interfaceregisters 12 in ein 8-Bit Interfaceregister erfordert wenigstens einen Mux 32 und den Platz für das Leiten von Signalleitungen (für den Seriell-Eingang, Seriell-Ausgang und zwei Steuersignale zum Schalten des Mux).
Fig. 4 zeigt eine im bevorzugten Ausführungsbeispiel verwendete Master/Slave-Flipflopschaltung. Der Master-Zwischenspeicherbereich und der Slave-Zwischenspeicherbereich 38 des Flipflops 28 sind dargestellt.
Fig. 5 zeigt eine schematische Darstellung der bevorzugten exemplarischen E/A Datenportsteuerlogik 40, die in Verbindung mit einem Mikrocode arbeitet, um das Interfaceregister 12, das Zwischenspeicherregister 14, das Eingangsregister 16, das Ausgangsregister 14 und sämtliche Mux 32 und Transfergatter 34 zu betreiben.
Der Paralleldatenbus 20 ist über die Transfergatter 34 und den Mux 32 mit den Interfaceregisterflipflops 28 verbunden. Zwischen den Interfaceregisterflipflops befinden sich Mux-Schalter 32. Ähnliche Komponenten werden im Zwischenspeicherregister 14, im Eingangsregister 16 und im Ausgangsregister 18 verwendet.
Eine mögliche Anwendung der vorliegenden Erfindung ist eine integrierte Schaltung zur Verwendung in einem schnurlosen Telefonhörer und /oder einer Basiseinheit, beispielsweise die integrierte Schaltung, die in den mitanhängigen Anmeldungen 0 581480, 0 580 338, 0 580 337, 0 581 479, 0 580 341, 0 580 339, 0 580 347, 0 581 478, 0 580 340, 0 562 392,0582 391 und 0 581477 offenbart ist. Wenn die vorliegende Erfindung auf die in diesen Anmeldungen offenbarte integrierte Schaltung angewandt wird, kann die integrierte Schaltung mit einem externen 500 Hz Signal (Master, Default) synchronisiert werden, um den Anforderungen des CT2 Annex N für CFP zu genügen.
Die vorliegende Erfindung bietet niedrigere Energieanforderungen und reduzierte IC-Platzanforderungen gegenüber bekannten E/A Datenports, da weniger Schaltungen erforderlich sind. Ferner erreicht die vorliegende Erfindung das gleichzeitige Empfangen und Übertragen von Daten von einem und an einen Paralleldatenbus eines DSP. Die vorliegende Erfindung führt sowohl Linearmodus-Eingangs/Ausgangs- und gepufferte Eingangs/Ausgangsfunktionen durch, die das Verbinden eines Paralleldatenbus mit verschiedenartigen Peripheriegeräten über denselben Daten-E/A-Port ermöglicht. Ferner sendet und empfängt die vorliegenden Erfindung Daten entweder linear oder gepuffert über dieselben Register, wodurch die Gesamtschaltungsgröße verringert wird.

Claims

1. Eingangs-/Ausgangsdatenportschaltung; die einen Paralleldatenbus (20) elektrisch mit einem Eingangs-Serielldatenbus (22/23) und einem Ausgangs-Serielldatenbus (24/25) verbindet, wobei die Schaltung selektiv in einem linearen Modus und in einem Puffermodus betreibbar ist, und die Schaltung aufweist:

- ein Interface-Register (12) mit Parallelbitanschlüssen zum Paralleldatenbus, wobei das Register wenigstens zwei Flipflops (28) aufweist; wodurch, bei im linearen Modus arbeitender Schaltung, auf dem Eingangs- Serielldatenbus seriell in das Interface-Register verschobene serielle Daten parallel auf den Paralleldatenbus übertragen werden, und vom Paralleldatenbus in das Interface-Register übertragene parallele Daten seriell vom Interface-Register zum Ausgangs-Seriellbus verschoben werden,

dadurch gekennzeichnet, daß die Schaltung ein Zwischenspeicherregister (14) zwischen dem Interface-Register und jeweiligen Eingangs- (16) und Ausgangsregistern (18) aufweist, wobei das Zwischenspeicherregister und das Eingangs- und Ausgangsregister jeweils wenigstens zwei Flipflops aufweisen, wobei das Zwischenspeicherregister jeweilige Seriellbitverbindungen mit einem höherwertigen und einem niederwertigen Flipflop (28) des Interface-Registers und Parallelbitverbindungen mit den Eingangs- und den Ausgangsregistern aufweist, wobei das Ausgangsregister eine Seriellbitverbindung mit dem Ausgangs-Serielldatenbus und das Eingangsregister eine Seriellbitverbindung mit dem Eingangs-Serielldatenbus aufweist, wodurch, bei im Puffer-Modus arbeitender Schaltung, aus dem Eingangs-Serielldatenbus in das Zwischenspeicherregister verschobene serielle Daten parallel in das Zwischenspeicherregister übertragen und seriell aus dem Zwischenspeicherregister in das Interface-Register zum parallelen Übertragen an den Paralleldatenbus verschoben werden, während vom Paralleldatenbus an das Interface-Register übertragene Daten seriell in das Zwischenspeicherregister verschoben und parallel an das Ausgangsregister zur seriellen Übertragung an den Ausgangs- Serielldatenbus übertragen werden.

2. Eingangs-/Ausgangsport nach Anspruch 1, bei dem die Seriellbitverbindungen des Zwischenspeicherregisters mit den Flipflops in einem Bereich des Interface-Registers ausgebildet sind, um ein Ring-Register zu bilden, wodurch in dem Zwischenspeicherregister gespeicherte Daten in den genannten Bereich des Interface-Registers während desselben Taktzyklus verschoben werden, in dem im genannten Bereich des Interface- Registers gespeicherte Daten in das Zwischenspeicherregister geschoben werden.

3. Eingangs-/Ausgangsport nach Anspruch 2, bei dem das Flipflop des Zwischenspeicherregisters Master-Slave-Flipflops aufweist, wodurch Übertragungsdaten aus dem Interface-Register in die Slave-Bereiche der Flipflops zwischengespeichert werden und Empfangsdaten von dem Eingangsregister in die Master-Bereiche der Flipflops oder umgekehrt zwischengespeichert werden.

4. Eingangs-/Ausgangsdatenport nach einem der Ansprüche 1-3, bei dem jedes Flipflop des Interface-Registers einen mit einem zugehörigen Multiplexer (32) verbundenen Eingang aufweist, um das Flipflop selektiv zum Empfangen eines ersten Eingangs von einem anderen Flipflop oder eines zweiten Eingangs vom Paralleldatenbus zu schalten.

5. Eingangs-/Ausgangsdatenport nach einem der Ansprüche 1-4, bei dem der Ausgang jedes Flipflops des Interface-Registers mit einem zugehörigen Transfergatter (34) zum Zwischenspeichern von Daten aus dem Flipflop in den Paralleldatenbus verbunden ist.

6. Eingangs-/Ausgangsdatenport nach einem der Ansprüche 1-5, bei dem jedes Flipflop des Zwischenspeicherregisters einen mit einem zugehörigen Multiplexer (32) verbundenen Eingang aufweist, um das Flipflop selektiv zum Empfangen eines ersten Eingangs vom Ausgang eines anderen Flipflops im Zwischenspeicherregister oder eines zweiten Eingangs vom Ausgang eines zugehörigen Flipflops im Eingangsregister zu speichern.

7. Eingangs-/Ausgangsdatenport nach einem der Ansprüche 1-6, bei dem jedes Register im Ausgangsregister einen mit einem zugehörigen Multiplexer (32) verbundenen Eingang aufweist, um das Flipflop selektiv zum Empfangen eines ersten Eingangs von einem anderen Flipflop im Ausgangsregister oder eines zweiten Eingangs vom Ausgang eines zugehörigen Flipflops im Zwischenspeicherregister zu speichern.

8. Eingangs-/Ausgangsdatenport nach einem der vorhergehenden Ansprüche, bei dem das Eingangs-/Ausgangsdatenport ein fester Bestandteil einer Digitalsignalverarbeitungs-IC ist und der Paralleldatenbus ein interner Datenbus in der IC ist.

9. Verfahren zum Übertragen erster Daten von einem Parallelbus (20) an einen ersten Seriellbus (25), während zweite Daten von einem zweiten Seriellbus (22/23) zum Parallelbus übertragen werden, wobei das Verfahren die folgenden Schritte aufweist:

(a) Zwischenspeichern der ersten Daten vom Parallelbus in ein Interface- Register (12);

(b) Schieben der zweiten Daten vom zweiten Seriellbus in ein Eingangsregister (16);

(c) Zwischenspeichern der zweiten Daten aus dem Eingangsregister in die Master-Bereiche von Master-Slave-Flipflops (29), die ein Zwischenspeicherregister (14) bilden, wobei das Zwischenspeicherregister jeweilige Seriellbitverbindungen mit einem höherwertigen und einem niederwertigen Flipflop des Interface-Registers aufweist;

(d) zirkulares Schieben der ersten Daten aus dem Interface-Register in die Slave-Bereiche der Master-Slave-Flipflops des Zwischenspeicherregisters;

(e) Zwischenspeichern der ersten Daten der Slave-Bereiche in ein Ausgangsregister (18);

(f) zirkulares Schieben der zweiten Daten aus den Master-Bereichen in das Interface-Register;

(g) Zwischenspeichern der zweiten Daten aus dem Interface-Register in den Parallelbus; und

(h) Schieben der ersten Daten aus dem Ausgangsregister in den ersten Seriellbus.