JPH10173636A - 故障検出回路 - Google Patents
故障検出回路Info
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- JPH10173636A JPH10173636A JP34672996A JP34672996A JPH10173636A JP H10173636 A JPH10173636 A JP H10173636A JP 34672996 A JP34672996 A JP 34672996A JP 34672996 A JP34672996 A JP 34672996A JP H10173636 A JPH10173636 A JP H10173636A
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- circuit
- signal
- flip
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- flop
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Abstract
(57)【要約】
【課題】 ＰＮパターン生成回路の故障を確実に検出す
ることのできる故障検出回路を提供すること。 【解決手段】 ｎ（ｎは２以上の整数）段のフリップフ
ロップ回路Ｆ1 〜Ｆnを直列接続して構成するシフトレ
ジスタ２と、シフトレジスタ２の所定段間出力と最終段
のフリップフロップ回路Ｆn の出力端信号とを入力と
し、これらの入力の排他的論理和を初段のフリップフロ
ップ回路Ｆ1 の入力端信号として出力する排他的論理和
回路３と、シフトレジスタ２における最終段のフリップ
フロップ回路Ｆ1 から同一論理信号がｎ＋１ビット連続
して出力されたか否かを検出する信号検出回路５とを備
え、信号検出回路５によって連続信号を検出した場合に
故障発生を検出する。
ることのできる故障検出回路を提供すること。 【解決手段】 ｎ（ｎは２以上の整数）段のフリップフ
ロップ回路Ｆ1 〜Ｆnを直列接続して構成するシフトレ
ジスタ２と、シフトレジスタ２の所定段間出力と最終段
のフリップフロップ回路Ｆn の出力端信号とを入力と
し、これらの入力の排他的論理和を初段のフリップフロ
ップ回路Ｆ1 の入力端信号として出力する排他的論理和
回路３と、シフトレジスタ２における最終段のフリップ
フロップ回路Ｆ1 から同一論理信号がｎ＋１ビット連続
して出力されたか否かを検出する信号検出回路５とを備
え、信号検出回路５によって連続信号を検出した場合に
故障発生を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送装置の回線試
験を行う装置の分野に係り、特に、その故障検出回路に
関する。
験を行う装置の分野に係り、特に、その故障検出回路に
関する。
【０００２】
【従来の技術】従来、通信の分野では、ある伝送路を介
した２点間において所定のデータを送受信し、その誤り
数をカウントすることで、伝送するデータの通信品質を
判定するということがしばしば行われている。このとき
に用いられるデータとしては、通信品質を正確に判定す
る目的から完全にランダムなデータを用いることが望ま
しいが、実際には擬似的なランダムデータが用いられて
いる。この擬似的なランダムデータとしては、一般に、
擬似雑音パターン（以下、ＰＮパターン：Pseudo Noise
pattern）データが用いられている。
した２点間において所定のデータを送受信し、その誤り
数をカウントすることで、伝送するデータの通信品質を
判定するということがしばしば行われている。このとき
に用いられるデータとしては、通信品質を正確に判定す
る目的から完全にランダムなデータを用いることが望ま
しいが、実際には擬似的なランダムデータが用いられて
いる。この擬似的なランダムデータとしては、一般に、
擬似雑音パターン（以下、ＰＮパターン：Pseudo Noise
pattern）データが用いられている。
【０００３】図４は、ＰＮパターンデータを生成するた
めのＰＮパターン生成回路の構成例を示す図である。Ｐ
Ｎパターン生成回路１０は、同図に示すように、シフト
レジスタ１１と、エクスクルーシブオアゲート１２とを
備えている。シフトレジスタ１１は、ｎ（ｎは２以上の
整数）段のフリップフロップ回路Ｆ1 〜Ｆn を直列接続
し、１段目のフリップフロップ回路Ｆ1 に順次入力する
“０”または“１”の論理値をクロック信号のパルス切
替タイミングに基づいて次段のフリップフロップ回路に
伝播していくものである。
めのＰＮパターン生成回路の構成例を示す図である。Ｐ
Ｎパターン生成回路１０は、同図に示すように、シフト
レジスタ１１と、エクスクルーシブオアゲート１２とを
備えている。シフトレジスタ１１は、ｎ（ｎは２以上の
整数）段のフリップフロップ回路Ｆ1 〜Ｆn を直列接続
し、１段目のフリップフロップ回路Ｆ1 に順次入力する
“０”または“１”の論理値をクロック信号のパルス切
替タイミングに基づいて次段のフリップフロップ回路に
伝播していくものである。
【０００４】エクスクルーシブオアゲート１２は、一方
入力端をｎ−１段目のフリップフロップ回路Ｆn-1 の出
力端に接続するとともに、他方入力端をｎ段目のフリッ
プフロップ回路Ｆn の出力端に接続し、出力端を１段目
のフリップフロップ回路Ｆ1の入力端に接続している。
これによって、フリップフロップ回路Ｆn-1 及びフロッ
プ回路Ｆn から出力される論理の排他的論理和を初段の
フリップフロップ回路Ｆ1 に入力し、フリップフロップ
回路Ｆn-1 からＰＮパターンデータを出力する。なお、
前記エクスクルーシブオーバーランエラー１２への入力
信号は、上記例に限らず種々の組み合わせがある。
入力端をｎ−１段目のフリップフロップ回路Ｆn-1 の出
力端に接続するとともに、他方入力端をｎ段目のフリッ
プフロップ回路Ｆn の出力端に接続し、出力端を１段目
のフリップフロップ回路Ｆ1の入力端に接続している。
これによって、フリップフロップ回路Ｆn-1 及びフロッ
プ回路Ｆn から出力される論理の排他的論理和を初段の
フリップフロップ回路Ｆ1 に入力し、フリップフロップ
回路Ｆn-1 からＰＮパターンデータを出力する。なお、
前記エクスクルーシブオーバーランエラー１２への入力
信号は、上記例に限らず種々の組み合わせがある。
【０００５】ＰＮパターン生成回路１０によって生成す
るＰＮパターンデータは、あくまでも擬似的なランダム
データであるため、生成するデータには繰り返し周期が
存在する。この繰り返し周期を決定する次数がシフトレ
ジスタ１１内のフリップフロップ回路の段数ｎであり、
ｎ段のフリップフロップ回路Ｆ1 〜Ｆn によって生成す
るデータ周期は２n −１となる。ここで、−１とするの
は、正常なＰＮパターン生成回路１０では、自走状態に
おいてフリップフロップ回路Ｆ1 〜Ｆn の出力が全て
“０”となることがないようにしているためであり、こ
れは、各フリップフロップ回路Ｆ1 〜Ｆn の出力が全て
“０”となると、次のパターンを生成することができな
くなるという理由からである。
るＰＮパターンデータは、あくまでも擬似的なランダム
データであるため、生成するデータには繰り返し周期が
存在する。この繰り返し周期を決定する次数がシフトレ
ジスタ１１内のフリップフロップ回路の段数ｎであり、
ｎ段のフリップフロップ回路Ｆ1 〜Ｆn によって生成す
るデータ周期は２n −１となる。ここで、−１とするの
は、正常なＰＮパターン生成回路１０では、自走状態に
おいてフリップフロップ回路Ｆ1 〜Ｆn の出力が全て
“０”となることがないようにしているためであり、こ
れは、各フリップフロップ回路Ｆ1 〜Ｆn の出力が全て
“０”となると、次のパターンを生成することができな
くなるという理由からである。
【０００６】図５は、従来の故障検出回路の要部構成を
示す図である。なお、図５において用いるＰＮパターン
生成回路２３は、説明の便宜上、図４に示すＰＮパター
ン生成回路１０におけるシフトレジスタ１１の段数を３
としている。図５に示すように、従来の故障検出回路２
０は、フリップフロップ回路Ｆ１〜Ｆ３からなるシフト
レジスタ２１及びエクスクルーシブオアゲート２２から
なるＰＮパターン生成回路２３と、各フリップフロップ
回路Ｆ１〜Ｆ３からの出力信号を入力とする３入力のノ
アゲート２４とを備えている。
示す図である。なお、図５において用いるＰＮパターン
生成回路２３は、説明の便宜上、図４に示すＰＮパター
ン生成回路１０におけるシフトレジスタ１１の段数を３
としている。図５に示すように、従来の故障検出回路２
０は、フリップフロップ回路Ｆ１〜Ｆ３からなるシフト
レジスタ２１及びエクスクルーシブオアゲート２２から
なるＰＮパターン生成回路２３と、各フリップフロップ
回路Ｆ１〜Ｆ３からの出力信号を入力とする３入力のノ
アゲート２４とを備えている。
【０００７】すなわち、ノアゲート２４は、各フリップ
フロップ回路Ｆ１〜Ｆ３からの出力をモニタし、全ての
フリップフロップ回路Ｆ１〜Ｆ３からの出力が“０”と
なった場合にだけ“１”を出力する。前述したように、
ＰＮパターン生成回路２３の正常動作時には、全てのフ
リップフロップ回路Ｆ１〜Ｆ３からの出力が“０”とな
ることはない。したがって、従来の故障検出回路２０で
は、ノアゲート２４からの出力が“１”となったとき、
ＰＮパターン生成回路２３に故障が発生したものと判定
していた。
フロップ回路Ｆ１〜Ｆ３からの出力をモニタし、全ての
フリップフロップ回路Ｆ１〜Ｆ３からの出力が“０”と
なった場合にだけ“１”を出力する。前述したように、
ＰＮパターン生成回路２３の正常動作時には、全てのフ
リップフロップ回路Ｆ１〜Ｆ３からの出力が“０”とな
ることはない。したがって、従来の故障検出回路２０で
は、ノアゲート２４からの出力が“１”となったとき、
ＰＮパターン生成回路２３に故障が発生したものと判定
していた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の故障検出回路２０にあっては、ＰＮパターン
生成回路２３内のフリップフロップ回路Ｆ１〜Ｆ３から
の出力が全て“０”となったときに故障の発生を検出す
るという構成となっていたため、以下に述べるような問
題点があった。
うな従来の故障検出回路２０にあっては、ＰＮパターン
生成回路２３内のフリップフロップ回路Ｆ１〜Ｆ３から
の出力が全て“０”となったときに故障の発生を検出す
るという構成となっていたため、以下に述べるような問
題点があった。
【０００９】すなわち、シフトレジスタ２１を構成する
３段のフリップフロップ回路Ｆ１〜Ｆ３のいずれか１つ
でも故障し、“１”の固定出力状態となった場合には、
フリップフロップＦ１〜Ｆ３からの出力は全て“１”と
なることはあっても、ＰＮパターン生成回路２３事態が
全て“０”となることがないため、ノアゲート２４の出
力は必ず“０”となり、故障状態であるにもかかわら
ず、故障を検出することができなかった。
３段のフリップフロップ回路Ｆ１〜Ｆ３のいずれか１つ
でも故障し、“１”の固定出力状態となった場合には、
フリップフロップＦ１〜Ｆ３からの出力は全て“１”と
なることはあっても、ＰＮパターン生成回路２３事態が
全て“０”となることがないため、ノアゲート２４の出
力は必ず“０”となり、故障状態であるにもかかわら
ず、故障を検出することができなかった。
【００１０】本発明の課題は、上記問題点を解決するた
めになされたものであり、ＰＮパターン生成回路の故障
をも含めて伝送装置の障害を確実に検出することのでき
る故障検出回路を提供することにある。
めになされたものであり、ＰＮパターン生成回路の故障
をも含めて伝送装置の障害を確実に検出することのでき
る故障検出回路を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の故障検出
回路は、ｎ（ｎは２以上の整数）段のフリップフロップ
回路を直列接続して構成するシフトレジスタと、シフト
レジスタの所定段間出力と最終段のフリップフロップ回
路の出力端信号とを入力とし、これらの入力の排他的論
理和を初段のフリップフロップ回路の入力端信号として
出力する排他的論理和回路と、シフトレジスタにおける
最終段のフリップフロップ回路から同一論理信号がｎ＋
１ビット連続して出力されたか否かを検出する信号検出
回路とを備え、信号検出回路によって連続信号を検出し
た場合、故障発生を検出するように構成している。
回路は、ｎ（ｎは２以上の整数）段のフリップフロップ
回路を直列接続して構成するシフトレジスタと、シフト
レジスタの所定段間出力と最終段のフリップフロップ回
路の出力端信号とを入力とし、これらの入力の排他的論
理和を初段のフリップフロップ回路の入力端信号として
出力する排他的論理和回路と、シフトレジスタにおける
最終段のフリップフロップ回路から同一論理信号がｎ＋
１ビット連続して出力されたか否かを検出する信号検出
回路とを備え、信号検出回路によって連続信号を検出し
た場合、故障発生を検出するように構成している。
【００１２】請求項２記載の故障検出回路は、ｎ（ｎは
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“０”の論理信号がｎビット連続して
出力されたとき、故障発生を示す信号を出力する信号出
力回路とを備えるように構成している。
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“０”の論理信号がｎビット連続して
出力されたとき、故障発生を示す信号を出力する信号出
力回路とを備えるように構成している。
【００１３】請求項３記載の故障検出回路は、ｎ（ｎは
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“１”の論理信号がｎ＋１ビット連続
して出力されたとき、故障発生を示す信号を出力する信
号出力回路とを備えるように構成している。
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“１”の論理信号がｎ＋１ビット連続
して出力されたとき、故障発生を示す信号を出力する信
号出力回路とを備えるように構成している。
【００１４】請求項４記載の故障検出回路は、ｎ（ｎは
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“０”の論理信号がｎビット以上連続
して出力されたか否かを検出する第一連続信号検出回路
と、シフトレジスタにおける最終段のフリップフロップ
回路から“１”の論理信号がｎ＋１ビット以上連続して
出力されたか否かを検出する第二連続信号検出回路と、
第一連続信号検出回路または第二連続信号検出回路によ
り連続信号を検出した場合、故障発生信号を示す信号を
出力する信号出力回路とを備えるように構成している。
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“０”の論理信号がｎビット以上連続
して出力されたか否かを検出する第一連続信号検出回路
と、シフトレジスタにおける最終段のフリップフロップ
回路から“１”の論理信号がｎ＋１ビット以上連続して
出力されたか否かを検出する第二連続信号検出回路と、
第一連続信号検出回路または第二連続信号検出回路によ
り連続信号を検出した場合、故障発生信号を示す信号を
出力する信号出力回路とを備えるように構成している。
【００１５】請求項５記載の故障検出回路は、ｎ（ｎは
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“１”の論理信号がｎ＋１ビット連続
して出力されたか否かを検出する連続信号検出回路と、
フリップフロップ回路の各出力論理が全て“０”である
か否かを検出する論理和回路と、連続信号検出回路また
は論理和回路により連続信号あるいは全て“０”の信号
を検出した場合、故障発生信号を示す信号を出力する信
号出力回路とを備えるように構成している。
２以上の整数）段のフリップフロップ回路を直列接続し
て構成するシフトレジスタと、シフトレジスタの所定段
間出力と最終段のフリップフロップ回路の出力端信号と
を入力とし、これらの入力の排他的論理和を初段のフリ
ップフロップ回路の入力端信号として出力する排他的論
理和回路と、シフトレジスタにおける最終段のフリップ
フロップ回路から“１”の論理信号がｎ＋１ビット連続
して出力されたか否かを検出する連続信号検出回路と、
フリップフロップ回路の各出力論理が全て“０”である
か否かを検出する論理和回路と、連続信号検出回路また
は論理和回路により連続信号あるいは全て“０”の信号
を検出した場合、故障発生信号を示す信号を出力する信
号出力回路とを備えるように構成している。
【００１６】すなわち、シフトレジスタ及び排他的論理
和回路によって生成されるＰＮパターンデータは、その
生成条件から“０”は最大ｎ−１ビット、“１”は最大
ｎビットまでしか連続することがない。したがって、最
終段のフリップフロップ回路における出力の状態を監視
し、連続してｎまたはｎ＋１ビットの同一データを検出
した場合には故障が発生したものと判断することができ
る。
和回路によって生成されるＰＮパターンデータは、その
生成条件から“０”は最大ｎ−１ビット、“１”は最大
ｎビットまでしか連続することがない。したがって、最
終段のフリップフロップ回路における出力の状態を監視
し、連続してｎまたはｎ＋１ビットの同一データを検出
した場合には故障が発生したものと判断することができ
る。
【００１７】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本実施形態にお
ける故障検出回路の要部構成を示すブロック図である。
本実施形態として示す故障検出回路１は、図５に示す従
来例と同様に、説明を簡便にするため、３段のフリップ
フロップ回路Ｆ１〜Ｆ３からなるシフトレジスタ２及び
排他的論理和回路となるエクスクルーシブオアゲート３
から構成されるＰＮパターン生成回路４と、信号検出回
路及び信号出力回路としての機能を有する出力状態監視
回路５とを備えている。なお、シフトレジスタ２におけ
るフリップフロップ回路の段数は、上記例のように３段
に限ることはなく、目的に応じて、５段や７段、あるい
はそれ以上の段数としてもよい。
いて本発明を詳細に説明する。図１は、本実施形態にお
ける故障検出回路の要部構成を示すブロック図である。
本実施形態として示す故障検出回路１は、図５に示す従
来例と同様に、説明を簡便にするため、３段のフリップ
フロップ回路Ｆ１〜Ｆ３からなるシフトレジスタ２及び
排他的論理和回路となるエクスクルーシブオアゲート３
から構成されるＰＮパターン生成回路４と、信号検出回
路及び信号出力回路としての機能を有する出力状態監視
回路５とを備えている。なお、シフトレジスタ２におけ
るフリップフロップ回路の段数は、上記例のように３段
に限ることはなく、目的に応じて、５段や７段、あるい
はそれ以上の段数としてもよい。
【００１８】図２は、出力状態監視回路の構成例を示す
ブロック図である。図２に示すように、出力状態監視回
路５は、ローレベル連続カウンタ６（第一連続信号検出
回路）と、ハイレベル連続カウンタ７（第二連続信号検
出回路）と、インバータ回路８と、オアゲート９とから
構成されており、フリップフロップ回路Ｆ３における出
力の状態を継続して監視し、その出力状態が４ビット連
続して一致した場合に故障の発生を示す信号である
“１”を出力するものである。
ブロック図である。図２に示すように、出力状態監視回
路５は、ローレベル連続カウンタ６（第一連続信号検出
回路）と、ハイレベル連続カウンタ７（第二連続信号検
出回路）と、インバータ回路８と、オアゲート９とから
構成されており、フリップフロップ回路Ｆ３における出
力の状態を継続して監視し、その出力状態が４ビット連
続して一致した場合に故障の発生を示す信号である
“１”を出力するものである。
【００１９】ローレベル連続カウンタ６は、クロック入
力端子ＣＬＫに基準となるクロック信号を入力するとと
もに、クリア入力端子ＣＬＲ￣にフリップフロップ回路
Ｆ３からの出力信号をインバータ回路８を介して入力す
ることで、フリップフロップ回路Ｆ３から“１”が出力
されるまで、クロック入力端子ＣＬＫに入力されるクロ
ック信号に基づいてカウント動作を行う。すなわち、ロ
ーレベル連続カウンタ６は、フリップフロップ回路Ｆ３
から出力される“０”を連続してカウントすることにな
る。また、ローレベル連続カウンタ６の出力端はオアゲ
ート９の一方入力端に接続されており、カウント値が４
となった時点でオアゲート９に対してカウントアップ信
号である“１”を出力する。
力端子ＣＬＫに基準となるクロック信号を入力するとと
もに、クリア入力端子ＣＬＲ￣にフリップフロップ回路
Ｆ３からの出力信号をインバータ回路８を介して入力す
ることで、フリップフロップ回路Ｆ３から“１”が出力
されるまで、クロック入力端子ＣＬＫに入力されるクロ
ック信号に基づいてカウント動作を行う。すなわち、ロ
ーレベル連続カウンタ６は、フリップフロップ回路Ｆ３
から出力される“０”を連続してカウントすることにな
る。また、ローレベル連続カウンタ６の出力端はオアゲ
ート９の一方入力端に接続されており、カウント値が４
となった時点でオアゲート９に対してカウントアップ信
号である“１”を出力する。
【００２０】同様にして、ハイレベル連続カウンタ７
は、クロック入力端子ＣＬＫに基準となるクロック信号
を直接入力するとともに、クリア入力端子ＣＬＲ￣にフ
リップフロップ回路Ｆ３からの出力信号を直接入力する
ことで、フリップフロップ回路Ｆ３から“０”が出力さ
れるまで、クロック入力端子ＣＬＫに入力されるクロッ
ク信号に基づいてカウント動作を行う。すなわち、ハイ
レベル連続カウンタ７は、フリップフロップ回路Ｆ３か
ら出力される“１”を連続してカウントすることにな
る。また、ハイレベル連続カウンタ７の出力端はオアゲ
ート９の他方入力端に接続されており、カウント値が４
となった時点でオアゲート９に対してカウントアップ信
号である“１”を出力する。
は、クロック入力端子ＣＬＫに基準となるクロック信号
を直接入力するとともに、クリア入力端子ＣＬＲ￣にフ
リップフロップ回路Ｆ３からの出力信号を直接入力する
ことで、フリップフロップ回路Ｆ３から“０”が出力さ
れるまで、クロック入力端子ＣＬＫに入力されるクロッ
ク信号に基づいてカウント動作を行う。すなわち、ハイ
レベル連続カウンタ７は、フリップフロップ回路Ｆ３か
ら出力される“１”を連続してカウントすることにな
る。また、ハイレベル連続カウンタ７の出力端はオアゲ
ート９の他方入力端に接続されており、カウント値が４
となった時点でオアゲート９に対してカウントアップ信
号である“１”を出力する。
【００２１】次に、上述の実施形態における故障検出回
路１の動作例を図３に基づいて説明する。図３は、本実
施形態における故障検出回路の動作例を説明するための
タイミング図である。シフトレジスタ２を構成する３段
のフリップフロップ回路Ｆ１〜Ｆ３によって生成される
ＰＮパターンデータは、終段位置に設けられたエクスク
ルーシブオアゲート３によって、その出力状態が変化す
る。この変化するパターンが再び一致するのは、その生
成条件から７ビット（この場合、ｎ＝３）後となる。
路１の動作例を図３に基づいて説明する。図３は、本実
施形態における故障検出回路の動作例を説明するための
タイミング図である。シフトレジスタ２を構成する３段
のフリップフロップ回路Ｆ１〜Ｆ３によって生成される
ＰＮパターンデータは、終段位置に設けられたエクスク
ルーシブオアゲート３によって、その出力状態が変化す
る。この変化するパターンが再び一致するのは、その生
成条件から７ビット（この場合、ｎ＝３）後となる。
【００２２】正常なＰＮパターン生成回路４によってＰ
Ｎパターンデータを生成する場合、“０”は最大でも３
ビットまでしか連続せず、また、“１”は最大でも４ビ
ットまでしか連続することがない。したがって、最終段
のフリップフロップ回路Ｆ３における出力の状態を、ロ
ーレベル連続カウンタ６及びハイレベル連続カウンタ７
によってカウントすることで、連続して４ビットの同一
データを検出した場合にはオアゲート９からの出力が
“１”となるため、いずれかのフリップフロップ回路に
おいて故障が発生したものと判断することができる。
Ｎパターンデータを生成する場合、“０”は最大でも３
ビットまでしか連続せず、また、“１”は最大でも４ビ
ットまでしか連続することがない。したがって、最終段
のフリップフロップ回路Ｆ３における出力の状態を、ロ
ーレベル連続カウンタ６及びハイレベル連続カウンタ７
によってカウントすることで、連続して４ビットの同一
データを検出した場合にはオアゲート９からの出力が
“１”となるため、いずれかのフリップフロップ回路に
おいて故障が発生したものと判断することができる。
【００２３】すなわち、従来例では、いずれかのフリッ
プフロップ回路Ｆ１〜Ｆ３の出力が“１”となる状態で
故障した場合には故障を検出することができなかった
が、図３に示すように、本実施形態では、例えば、フリ
ップフロップ回路Ｆ２の出力が“１”となる状態で故障
した場合でも、４クロックタイミング後には出力状態監
視回路５は故障の発生を検出した旨の信号を出力するこ
とができる。以上説明したように、本実施形態では、Ｐ
Ｎパターン生成回路４内における各フリップフロップ回
路Ｆ１〜Ｆ３の出力状態を時系列的に監視することによ
り、ＰＮパターン生成回路４における故障を確実に検出
することができるので、ＰＮパターン生成回路４の故障
を含めて伝達装置の障害発生の有無を監視することが可
能となる。
プフロップ回路Ｆ１〜Ｆ３の出力が“１”となる状態で
故障した場合には故障を検出することができなかった
が、図３に示すように、本実施形態では、例えば、フリ
ップフロップ回路Ｆ２の出力が“１”となる状態で故障
した場合でも、４クロックタイミング後には出力状態監
視回路５は故障の発生を検出した旨の信号を出力するこ
とができる。以上説明したように、本実施形態では、Ｐ
Ｎパターン生成回路４内における各フリップフロップ回
路Ｆ１〜Ｆ３の出力状態を時系列的に監視することによ
り、ＰＮパターン生成回路４における故障を確実に検出
することができるので、ＰＮパターン生成回路４の故障
を含めて伝達装置の障害発生の有無を監視することが可
能となる。
【００２４】なお、前述の実施形態では、フリップフロ
ップ回路Ｆ１〜Ｆ３の出力のいずれか１つ以上が“０”
または“１”となる状態で故障した場合、共に４クロッ
クタイミング後に故障を検出するように構成されてい
る。ここで、出力が“０”となる状態で故障した場合に
は、３クロックタイミング連続して一致状態となる時点
で故障を検出する方法が最適である。しかし、通常、こ
の種の故障では、３クロックタイミング連続して“０”
を出力した後に故障が復旧するということは考えられな
い。このため、前述した実施形態のように、ローレベル
連続カウンタ６とハイレベル連続カウンタ７とを同一カ
ウント数でタイムアップ信号を出力するように設定して
も問題ないが、最適化を図るために、ローレベル連続カ
ウンタ６は３ビット連続した時点でタイムアップ信号を
出力するように構成してもよい。
ップ回路Ｆ１〜Ｆ３の出力のいずれか１つ以上が“０”
または“１”となる状態で故障した場合、共に４クロッ
クタイミング後に故障を検出するように構成されてい
る。ここで、出力が“０”となる状態で故障した場合に
は、３クロックタイミング連続して一致状態となる時点
で故障を検出する方法が最適である。しかし、通常、こ
の種の故障では、３クロックタイミング連続して“０”
を出力した後に故障が復旧するということは考えられな
い。このため、前述した実施形態のように、ローレベル
連続カウンタ６とハイレベル連続カウンタ７とを同一カ
ウント数でタイムアップ信号を出力するように設定して
も問題ないが、最適化を図るために、ローレベル連続カ
ウンタ６は３ビット連続した時点でタイムアップ信号を
出力するように構成してもよい。
【００２５】また、前述の実施形態では、連続する
“０”または“１”をカウントするために、ローレベル
連続カウンタ６及びハイレベル連続カウンタ７をそれぞ
れ設けているが、フリップフロップ回路の“０”固定故
障あるいは“１”固定故障のいずれかの故障だけを検出
したい場合には、ローレベル連続カウンタ６またはハイ
レベル連続カウンタ７のいずれか一方だけを設けるもの
であっても構わない。さらに、図５に示す従来例でのノ
アゲート２４による検出回路では、フリップフロップ回
路における“０”固定故障を検出することはできるもの
の、“１”固定故障を検出することができなかったこと
から、従来の検出回路の問題点であった“１”固定故障
を検出することができるように、従来回路に対して、本
実施形態に示す“１”固定故障を検出することのできる
ハイレベル連続カウンタ７を追加して設けることによ
り、フリップフロップ回路の“１”固定故障も検出でき
るように構成することができる。
“０”または“１”をカウントするために、ローレベル
連続カウンタ６及びハイレベル連続カウンタ７をそれぞ
れ設けているが、フリップフロップ回路の“０”固定故
障あるいは“１”固定故障のいずれかの故障だけを検出
したい場合には、ローレベル連続カウンタ６またはハイ
レベル連続カウンタ７のいずれか一方だけを設けるもの
であっても構わない。さらに、図５に示す従来例でのノ
アゲート２４による検出回路では、フリップフロップ回
路における“０”固定故障を検出することはできるもの
の、“１”固定故障を検出することができなかったこと
から、従来の検出回路の問題点であった“１”固定故障
を検出することができるように、従来回路に対して、本
実施形態に示す“１”固定故障を検出することのできる
ハイレベル連続カウンタ７を追加して設けることによ
り、フリップフロップ回路の“１”固定故障も検出でき
るように構成することができる。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＰＮパターンデータにおいて連続する“０”
は最大ｎ−１ビット、連続する“１”は最大ｎビットで
あることを利用して、最終段のフリップフロップ回路に
おける出力の状態を監視し、連続するｎビットの“０”
または連続するｎ＋１ビットの“１”を検出すること
で、故障の発生を検出する。したがって、ＰＮパターン
生成回路の故障をも含めて伝送装置の障害を確実に検出
することができる。
によれば、ＰＮパターンデータにおいて連続する“０”
は最大ｎ−１ビット、連続する“１”は最大ｎビットで
あることを利用して、最終段のフリップフロップ回路に
おける出力の状態を監視し、連続するｎビットの“０”
または連続するｎ＋１ビットの“１”を検出すること
で、故障の発生を検出する。したがって、ＰＮパターン
生成回路の故障をも含めて伝送装置の障害を確実に検出
することができる。
【図１】本実施形態における故障検出回路の要部構成を
示す図。
示す図。
【図２】出力状態監視回路の構成例を示す図。
【図３】本実施形態における故障検出回路の動作例を説
明するためのタイミング図。
明するためのタイミング図。
【図４】ＰＮパターン生成回路の構成例を示す図。
【図５】従来の故障検出回路の要部構成を示す図。
１ 故障検出回路 ２ シフトレジスタ ３ エクスクルーシブオアゲート（排他的論理和
回路） ４ ＰＮパターン生成回路 ５ 出力状態監視回路（信号検出回路，信号出力
回路） ６ ローレベル連続カウンタ（第一連続信号検出
回路） ７ ハイレベル連続カウンタ（第二連続信号検出
回路） ８ インバータ回路 ９ オアゲート １０ ＰＮパターン生成回路 １１ シフトレジスタ １２ エクスクルーシブオアゲート ２０ 故障検出回路 ２１ シフトレジスタ ２２ エクスクルーシブオアゲート ２３ ＰＮパターン生成回路 ２４ ノアゲート Ｆ１〜Ｆ３ フリップフロップ回路 Ｆ1 〜Ｆn フリップフロップ回路
回路） ４ ＰＮパターン生成回路 ５ 出力状態監視回路（信号検出回路，信号出力
回路） ６ ローレベル連続カウンタ（第一連続信号検出
回路） ７ ハイレベル連続カウンタ（第二連続信号検出
回路） ８ インバータ回路 ９ オアゲート １０ ＰＮパターン生成回路 １１ シフトレジスタ １２ エクスクルーシブオアゲート ２０ 故障検出回路 ２１ シフトレジスタ ２２ エクスクルーシブオアゲート ２３ ＰＮパターン生成回路 ２４ ノアゲート Ｆ１〜Ｆ３ フリップフロップ回路 Ｆ1 〜Ｆn フリップフロップ回路
Claims (5)
- 【請求項１】ｎ（ｎは２以上の整数）段のフリップフロ
ップ回路を直列接続して構成するシフトレジスタと、 前記シフトレジスタの所定段間出力と最終段のフリップ
フロップ回路の出力端信号とを入力とし、これらの入力
の排他的論理和を初段のフリップフロップ回路の入力端
信号として出力する排他的論理和回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から同一論理信号がｎ＋１ビット連続して出力され
たか否かを検出する信号検出回路と、を備え、 前記信号検出回路によってｎ＋１ビット連続する信号を
検出した場合、故障発生を検出することを特徴とする故
障検出回路。 - 【請求項２】ｎ（ｎは２以上の整数）段のフリップフロ
ップ回路を直列接続して構成するシフトレジスタと、 前記シフトレジスタの所定段間出力と最終段のフリップ
フロップ回路の出力端信号とを入力とし、これらの入力
の排他的論理和を初段のフリップフロップ回路の入力端
信号として出力する排他的論理和回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から“０”の論理信号がｎビット連続して出力され
たとき、故障発生を示す信号を出力する信号出力回路
と、 を備えることを特徴とする故障検出回路。 - 【請求項３】ｎ（ｎは２以上の整数）段のフリップフロ
ップ回路を直列接続して構成するシフトレジスタと、 前記シフトレジスタの所定段間出力と最終段のフリップ
フロップ回路の出力端信号とを入力とし、これらの入力
の排他的論理和を初段のフリップフロップ回路の入力端
信号として出力する排他的論理和回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から“１”の論理信号がｎ＋１ビット連続して出力
されたとき、故障発生を示す信号を出力する信号出力回
路と、 を備えることを特徴とする故障検出回路。 - 【請求項４】ｎ（ｎは２以上の整数）段のフリップフロ
ップ回路を直列接続して構成するシフトレジスタと、 前記シフトレジスタの所定段間出力と最終段のフリップ
フロップ回路の出力端信号とを入力とし、これらの入力
の排他的論理和を初段のフリップフロップ回路の入力端
信号として出力する排他的論理和回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から“０”の論理信号がｎビット以上連続して出力
されたか否かを検出する第一連続信号検出回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から“１”の論理信号がｎ＋１ビット以上連続して
出力されたか否かを検出する第二連続信号検出回路と、 前記第一連続信号検出回路または前記第二連続信号検出
回路により連続信号を検出した場合、故障発生信号を示
す信号を出力する信号出力回路と、 を備えることを特徴とする故障検出回路。 - 【請求項５】ｎ（ｎは２以上の整数）段のフリップフロ
ップ回路を直列接続して構成するシフトレジスタと、 前記シフトレジスタの所定段間出力と最終段のフリップ
フロップ回路の出力端信号とを入力とし、これらの入力
の排他的論理和を初段のフリップフロップ回路の入力端
信号として出力する排他的論理和回路と、 前記シフトレジスタにおける最終段のフリップフロップ
回路から“１”の論理信号がｎ＋１ビット連続して出力
されたか否かを検出する連続信号検出回路と、 前記フリップフロップ回路の各出力論理が全て“０”で
あるか否かを検出する論理和回路と、 前記連続信号検出回路または論理和回路により連続信号
あるいは全て“０”の信号を検出した場合、故障発生信
号を示す信号を出力する信号出力回路と、 を備えることを特徴とする故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34672996A JPH10173636A (ja) | 1996-12-10 | 1996-12-10 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34672996A JPH10173636A (ja) | 1996-12-10 | 1996-12-10 | 故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173636A true JPH10173636A (ja) | 1998-06-26 |
Family
ID=18385429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34672996A Pending JPH10173636A (ja) | 1996-12-10 | 1996-12-10 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173636A (ja) |
-
1996
- 1996-12-10 JP JP34672996A patent/JPH10173636A/ja active Pending
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