JP3350076B2 - ジョンソン・カウンタの誤動作回避回路 - Google Patents
ジョンソン・カウンタの誤動作回避回路Info
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- JP3350076B2 JP3350076B2 JP33840591A JP33840591A JP3350076B2 JP 3350076 B2 JP3350076 B2 JP 3350076B2 JP 33840591 A JP33840591 A JP 33840591A JP 33840591 A JP33840591 A JP 33840591A JP 3350076 B2 JP3350076 B2 JP 3350076B2
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Description
【０００１】
【産業上の利用分野】この発明は、ジョンソン・カウン
タに関し、より詳しくは、異常モードの発生に基づく誤
動作を回避するジョンソン・カウンタの誤動作回避回路
に関するものである。近年、伝送装置の高速化、高信頼
化の要求に伴い、ハード設計に関しても品質が高く、か
つ高速動作に対応できる回路構成が要求されている。こ
のため、回路設計を行う上で多く使用されるジョンソン
・カウンタにおいても、例外ではなく、高速化、高信頼
化が望まれている。
タに関し、より詳しくは、異常モードの発生に基づく誤
動作を回避するジョンソン・カウンタの誤動作回避回路
に関するものである。近年、伝送装置の高速化、高信頼
化の要求に伴い、ハード設計に関しても品質が高く、か
つ高速動作に対応できる回路構成が要求されている。こ
のため、回路設計を行う上で多く使用されるジョンソン
・カウンタにおいても、例外ではなく、高速化、高信頼
化が望まれている。
【０００２】
【従来の技術】従来のジョンソン・カウンタにおいて
は、永久に回復されない誤動作いわゆる悪ループの回避
回路として、ブービ・トラップ回路が採用されていた。
図７は５ビットのジョンソン・カウンタにおける状態遷
移を示しており、同図から判るように、フリップフロッ
プの出力状態に異常が生じた場合、最大で６クロック後
に悪ループから正規ループに復帰する構成である。すな
わち、正規ループに存在しない出力状態“１０００１”
が生じた場合には、トラップの効果により、正常な出力
状態“１１０００”に戻すように構成されている。
は、永久に回復されない誤動作いわゆる悪ループの回避
回路として、ブービ・トラップ回路が採用されていた。
図７は５ビットのジョンソン・カウンタにおける状態遷
移を示しており、同図から判るように、フリップフロッ
プの出力状態に異常が生じた場合、最大で６クロック後
に悪ループから正規ループに復帰する構成である。すな
わち、正規ループに存在しない出力状態“１０００１”
が生じた場合には、トラップの効果により、正常な出力
状態“１１０００”に戻すように構成されている。
【０００３】このように動作させるためには、図８に示
すように、予め悪ループの状態を予期したブービ・トラ
ップ回路６０を組み込む必要があるが、この場合、ゲー
ト処理にて正規ループに復帰させるため、マージン確保
によるフリップフロップでの打ち直しはできなくなる。
なお、図８に示した例は５ビットジョンソン・カウンタ
であり、６１〜６５はそれぞれフリップフロップであっ
て、それぞれのＱ出力を次段のデータ端子Ｄに接続して
シフトレジスタを構成したものである。
すように、予め悪ループの状態を予期したブービ・トラ
ップ回路６０を組み込む必要があるが、この場合、ゲー
ト処理にて正規ループに復帰させるため、マージン確保
によるフリップフロップでの打ち直しはできなくなる。
なお、図８に示した例は５ビットジョンソン・カウンタ
であり、６１〜６５はそれぞれフリップフロップであっ
て、それぞれのＱ出力を次段のデータ端子Ｄに接続して
シフトレジスタを構成したものである。
【０００４】
【発明が解決しようとする課題】上記した例は５ビット
構成であるが、カウンタ値が大きくなるに連れ、それら
の値は大きくなり、結果として、悪ループから正規のル
ープへ復帰する時間が長くなる。また、全ての悪ループ
の状態を予期する必要があるばかりか、さらにはマージ
ン確保によるフリップフロップでの打ち直しができない
ため高速動作も不可能になる。
構成であるが、カウンタ値が大きくなるに連れ、それら
の値は大きくなり、結果として、悪ループから正規のル
ープへ復帰する時間が長くなる。また、全ての悪ループ
の状態を予期する必要があるばかりか、さらにはマージ
ン確保によるフリップフロップでの打ち直しができない
ため高速動作も不可能になる。
【０００５】従って、ジョンソン・カウンタを伝送装置
に組み込んだ場合、伝送装置として正常に運用可能とな
るまでに時間がかかり、また、カウンタ値によって悪ル
ープの状態が異なるため、常にブービ・トラップ回路を
検討する必要があり、さらにはマージンの関係上、高速
動作ができないという問題があった。
に組み込んだ場合、伝送装置として正常に運用可能とな
るまでに時間がかかり、また、カウンタ値によって悪ル
ープの状態が異なるため、常にブービ・トラップ回路を
検討する必要があり、さらにはマージンの関係上、高速
動作ができないという問題があった。
【０００６】この発明は以上の事情を考慮してなされた
もので、悪ループから正規ループに早急に自動復帰する
ことが可能であり、カウンタ値に左右されず統一化した
回避回路であり、高速動作にも適用可能であるジョンソ
ン・カウンタの誤動作回避回路を提供するものである。
もので、悪ループから正規ループに早急に自動復帰する
ことが可能であり、カウンタ値に左右されず統一化した
回避回路であり、高速動作にも適用可能であるジョンソ
ン・カウンタの誤動作回避回路を提供するものである。
【０００７】
【課題を解決するための手段】図１は第１の発明の原理
説明図である。同図において第１の発明は、Ｎ/２ビッ
トハイ，Ｎ/２ビットローからなる初期パルスを生成す
るＮ進カウンタ部１と、Ｎ/２段のフリップフロップか
らなり、前記初期パルスを第１段のフリップフロップに
入力してシフトさせるシフトレジスタ部２とから構成さ
れ、前記初期パルスがＮビット毎に更新されることを利
用して、シフトレジスタ部２を誤動作から即時復帰させ
ることを特徴とするジョンソン・カウンタの誤動作回避
回路である。
説明図である。同図において第１の発明は、Ｎ/２ビッ
トハイ，Ｎ/２ビットローからなる初期パルスを生成す
るＮ進カウンタ部１と、Ｎ/２段のフリップフロップか
らなり、前記初期パルスを第１段のフリップフロップに
入力してシフトさせるシフトレジスタ部２とから構成さ
れ、前記初期パルスがＮビット毎に更新されることを利
用して、シフトレジスタ部２を誤動作から即時復帰させ
ることを特徴とするジョンソン・カウンタの誤動作回避
回路である。
【０００８】第１の発明は、Ｎ進カウンタ部１にて、
“High”Ｎ/２ビット，“Low”Ｎ/２ビットの初期パル
スを生成し、そのパルスをシフトレジスタ部２にてシフ
トさせることにより、ジョンソン・カウンタを構成して
いる。
“High”Ｎ/２ビット，“Low”Ｎ/２ビットの初期パル
スを生成し、そのパルスをシフトレジスタ部２にてシフ
トさせることにより、ジョンソン・カウンタを構成して
いる。
【０００９】この初期パルスは、Ｎビット毎に更新され
るため、シフトレジスタ部２で誤動作を生じても、即時
に復帰することができ、誤動作前のカウンタ値とのずれ
も生じない。また、Ｎ進カウンタ部１は、ビット数が異
なった場合でも、ほぼ統一化した回路構成である。さら
に、ブービ・トラップのように、マージン的に問題とな
るような回路を持たないため、高速動作にも適用するこ
とができる。
るため、シフトレジスタ部２で誤動作を生じても、即時
に復帰することができ、誤動作前のカウンタ値とのずれ
も生じない。また、Ｎ進カウンタ部１は、ビット数が異
なった場合でも、ほぼ統一化した回路構成である。さら
に、ブービ・トラップのように、マージン的に問題とな
るような回路を持たないため、高速動作にも適用するこ
とができる。
【００１０】図２は第２の発明の原理構成図である。同
図において第２の発明は、Ｎ段のフリップフロップから
構成され、最終段の出力をＮＯＴして入力に帰還するジ
ョンソン・カウンタ部３と、前記フリップフロップの各
出力とそれぞれ接続され１ビット分前の出力値を保持す
るシフト部４と、該１ビット分前の出力値と前記各フリ
ップフロップからの出力値とを全ビットについて比較
し、少なくとも１の不一致が検出された場合に信号を出
力し、全てのフリップフロップおよびシフト部４をリセ
ットする比較部５とから構成されることを特徴とするジ
ョンソン・カウンタの誤動作回避回路である。
図において第２の発明は、Ｎ段のフリップフロップから
構成され、最終段の出力をＮＯＴして入力に帰還するジ
ョンソン・カウンタ部３と、前記フリップフロップの各
出力とそれぞれ接続され１ビット分前の出力値を保持す
るシフト部４と、該１ビット分前の出力値と前記各フリ
ップフロップからの出力値とを全ビットについて比較
し、少なくとも１の不一致が検出された場合に信号を出
力し、全てのフリップフロップおよびシフト部４をリセ
ットする比較部５とから構成されることを特徴とするジ
ョンソン・カウンタの誤動作回避回路である。
【００１１】第２の発明は、ジョンソン・カウンタ部３
の出力とシフト部４の出力とを比較部５によって比較
し、その結果が不一致だった場合に、全てのフリップフ
ロップをリセットさせ、即時に正常状態に復帰させる構
成である。第２の発明の比較部５は、カウンタ値が異な
った場合においても、統一化した回路構成を実現するこ
とができ、また、マージン確保によるフリップフロップ
での打ち直しも可能であるため、高速動作にも適用する
ことができる。
の出力とシフト部４の出力とを比較部５によって比較
し、その結果が不一致だった場合に、全てのフリップフ
ロップをリセットさせ、即時に正常状態に復帰させる構
成である。第２の発明の比較部５は、カウンタ値が異な
った場合においても、統一化した回路構成を実現するこ
とができ、また、マージン確保によるフリップフロップ
での打ち直しも可能であるため、高速動作にも適用する
ことができる。
【００１２】
【作用】この発明に従えば、静電ノイズ，電源ノイズ等
の影響によりジョンソン・カウンタの各フリップフロッ
プが誤動作し、悪ループに入った場合でも、その状態は
即時に回避される。したがって、処理速度に関係なく、
自動的に即時に正常状態に復帰させることが可能であ
り、高速化、高信頼化の要求を満足することができる。
の影響によりジョンソン・カウンタの各フリップフロッ
プが誤動作し、悪ループに入った場合でも、その状態は
即時に回避される。したがって、処理速度に関係なく、
自動的に即時に正常状態に復帰させることが可能であ
り、高速化、高信頼化の要求を満足することができる。
【００１３】
【実施例】以下、図に示す実施例に基づいてこの発明を
詳述する。なお、これによってこの発明は限定されるも
のではない。図３はこの発明の第１の実施例であり、５
ビットジョンソン・カウンタの回路構成を示している。
図中１０は１０進カウンタ部であり、１１はシフトレジ
スタ部である。１２〜１６はフリップフロップであり、
それぞれのＱ出力を次段のデータ端子Ｄに接続してシフ
トレジスタを構成している。
詳述する。なお、これによってこの発明は限定されるも
のではない。図３はこの発明の第１の実施例であり、５
ビットジョンソン・カウンタの回路構成を示している。
図中１０は１０進カウンタ部であり、１１はシフトレジ
スタ部である。１２〜１６はフリップフロップであり、
それぞれのＱ出力を次段のデータ端子Ｄに接続してシフ
トレジスタを構成している。
【００１４】このような構成において、１０進カウンタ
部１０にて“High”５ビット，“Low”５ビットの初期
パルスを生成し、そのパルスをシフトレジスタ部１１の
第１段１２に入力し、シフトさせるため、いずれかのフ
リップフロップが誤動作を生じても、即時に正常状態に
復帰することができ、カウントずれを生じることもな
い。
部１０にて“High”５ビット，“Low”５ビットの初期
パルスを生成し、そのパルスをシフトレジスタ部１１の
第１段１２に入力し、シフトさせるため、いずれかのフ
リップフロップが誤動作を生じても、即時に正常状態に
復帰することができ、カウントずれを生じることもな
い。
【００１５】図４は図３に示す回路の動作を示すタイム
チャートである。図中ａ点のＱ１〜Ｑ５出力は“０００
００”であり、ｂ点のそれは“１００００”であり、ｃ
点のそれは“１１０００”である。この状態は正常な状
態であり、Ｑ１の出力である５ビット“High”，５ビッ
ト“Low”の繰り返しによる信号が順次シフトされてい
る。
チャートである。図中ａ点のＱ１〜Ｑ５出力は“０００
００”であり、ｂ点のそれは“１００００”であり、ｃ
点のそれは“１１０００”である。この状態は正常な状
態であり、Ｑ１の出力である５ビット“High”，５ビッ
ト“Low”の繰り返しによる信号が順次シフトされてい
る。
【００１６】次に、ｄ点で静電ノイズ，電源ノイズ等の
影響を受けて異常が発生した場合、５ビット“High”，
５ビット“Low”の状態がくずれ、この状態はＱ４出力
およびＱ５出力まで影響されることになるが、次の５ビ
ット“High”の初期パルスが第１段のフリップフロップ
１２に入力された時点でリセットがかかる状態と同様の
状態となり、以後は正常な出力が得られる。具体的には
同図のｃ点においては、異常は解消されている。しか
も、カウントずれも生じていない。
影響を受けて異常が発生した場合、５ビット“High”，
５ビット“Low”の状態がくずれ、この状態はＱ４出力
およびＱ５出力まで影響されることになるが、次の５ビ
ット“High”の初期パルスが第１段のフリップフロップ
１２に入力された時点でリセットがかかる状態と同様の
状態となり、以後は正常な出力が得られる。具体的には
同図のｃ点においては、異常は解消されている。しか
も、カウントずれも生じていない。
【００１７】図５はこの発明の第２の実施例であり、５
ビットジョンソン・カウンタの回路構成を示している。
第２の実施例では、ジョンソン・カウンタの出力とシフ
ト部の出力とを比較し、その結果が不一致だった場合、
全てのフリップフロップをリセットさせ、即時に正常状
態に復帰させるように構成している。
ビットジョンソン・カウンタの回路構成を示している。
第２の実施例では、ジョンソン・カウンタの出力とシフ
ト部の出力とを比較し、その結果が不一致だった場合、
全てのフリップフロップをリセットさせ、即時に正常状
態に復帰させるように構成している。
【００１８】図中２０は５段のフリップフロップ２０ａ
〜２０ｅから構成されるジョンソン・カウンタ部であ
り、通常のジョンソン・カウンタからブービ・トラップ
回路を除いた構成である。２１はシフト部であり、５段
のフリップフロップ２１ａ〜２１ｅから構成される。２
２はＥ−ＯＲゲート２２ａ〜２２ｅ，ＯＲゲート２２ｆ
およびラッチ回路２２ｇとから構成され、ラッチ回路２
２ｇの出力が全てのフリップフロップのリセット端子に
接続される比較部である。
〜２０ｅから構成されるジョンソン・カウンタ部であ
り、通常のジョンソン・カウンタからブービ・トラップ
回路を除いた構成である。２１はシフト部であり、５段
のフリップフロップ２１ａ〜２１ｅから構成される。２
２はＥ−ＯＲゲート２２ａ〜２２ｅ，ＯＲゲート２２ｆ
およびラッチ回路２２ｇとから構成され、ラッチ回路２
２ｇの出力が全てのフリップフロップのリセット端子に
接続される比較部である。
【００１９】このような構成において通常は、ジョンソ
ン・カウンタ部２０のみで正常に動作するが、静電ノイ
ズ，電源ノイズ等の影響を受けて悪ループに入った場合
は、抜け出せなくなる。そこで、シフト部２１にて１ビ
ット分前状態を保持し、比較部２２にてその前状態と、
カウンタ部２０からの出力値とを、全ビットについて比
較することにより、悪ループに入ったことを即時に判断
し、全てのフリップフロップにクリアをかけて初期化さ
せることにより、悪ループから回避することが可能とな
る。
ン・カウンタ部２０のみで正常に動作するが、静電ノイ
ズ，電源ノイズ等の影響を受けて悪ループに入った場合
は、抜け出せなくなる。そこで、シフト部２１にて１ビ
ット分前状態を保持し、比較部２２にてその前状態と、
カウンタ部２０からの出力値とを、全ビットについて比
較することにより、悪ループに入ったことを即時に判断
し、全てのフリップフロップにクリアをかけて初期化さ
せることにより、悪ループから回避することが可能とな
る。
【００２０】すなわち、比較部２２におけるＥ−ＯＲゲ
ート２２ａ〜２２ｅにて２つの入力が不一致であれば信
号Highを出力し、ＯＲゲート２２ｆにて、入力のうち少
なくとも１つでもHighがあれば信号Highが出力され、全
てのフリップフロップ２０ａ〜２０ｅおよび２１ａ〜２
１ｅがクリアされることになる。図６は上記処理を示す
タイムチャートである。
ート２２ａ〜２２ｅにて２つの入力が不一致であれば信
号Highを出力し、ＯＲゲート２２ｆにて、入力のうち少
なくとも１つでもHighがあれば信号Highが出力され、全
てのフリップフロップ２０ａ〜２０ｅおよび２１ａ〜２
１ｅがクリアされることになる。図６は上記処理を示す
タイムチャートである。
【００２１】このように、第２の実施例では、比較した
結果にてフリップフロップをクリアさせるため、マージ
ン確保によるフリップフロップでの打ち直しが可能とな
る。さらに、ジョンソン・カウンタの値が変化しようと
も、Ｅ−ＯＲとＯＲゲートの統一化した回路構成である
ため、全ての悪ループの状態を把握する必要がない。
結果にてフリップフロップをクリアさせるため、マージ
ン確保によるフリップフロップでの打ち直しが可能とな
る。さらに、ジョンソン・カウンタの値が変化しようと
も、Ｅ−ＯＲとＯＲゲートの統一化した回路構成である
ため、全ての悪ループの状態を把握する必要がない。
【００２２】
【発明の効果】第１の発明によれば、Ｎ進カウンタ部に
て初期パルスを生成し、そのパルスをシフトさせるた
め、各フリップフロップが誤動作しても、カウントずれ
を起こさず、即時に正常状態に復帰することができる。
また、ブービ・トラップのようなマージン的に問題とな
る回路を必要としないため、高速動作が可能となる。さ
らに、ジョンソン・カウンタのビット数が変化しても、
Ｎ進カウンタの構成を代えるだけでよく、したがって従
来のジョンソン・カウンタのような悪ループの状態を把
握する必要がない。
て初期パルスを生成し、そのパルスをシフトさせるた
め、各フリップフロップが誤動作しても、カウントずれ
を起こさず、即時に正常状態に復帰することができる。
また、ブービ・トラップのようなマージン的に問題とな
る回路を必要としないため、高速動作が可能となる。さ
らに、ジョンソン・カウンタのビット数が変化しても、
Ｎ進カウンタの構成を代えるだけでよく、したがって従
来のジョンソン・カウンタのような悪ループの状態を把
握する必要がない。
【００２３】第２の発明によれば、悪ループから正規ル
ープに早急に自動復帰することが可能であり、カウンタ
値に左右されずに統一化した回避回路を実現できる。ま
た、高速動作が可能となる。
ープに早急に自動復帰することが可能であり、カウンタ
値に左右されずに統一化した回避回路を実現できる。ま
た、高速動作が可能となる。
【図１】第１の発明に係るジョンソン・カウンタの原理
構成図である。
構成図である。
【図２】第２の発明に係るジョンソン・カウンタの原理
構成図である。
構成図である。
【図３】この発明の第１の実施例に係る５ビットジョン
ソン・カウンタ構成図である。
ソン・カウンタ構成図である。
【図４】第１の実施例に係る５ビットジョンソン・カウ
ンタのタイムチャートである。
ンタのタイムチャートである。
【図５】第２の実施例に係る５ビットジョンソン・カウ
ンタ構成図である。
ンタ構成図である。
【図６】第２の実施例に係る５ビットジョンソン・カウ
ンタのタイムチャートである。
ンタのタイムチャートである。
【図７】従来例の５ビットジョンソン・カウンタの状態
遷移図である。
遷移図である。
【図８】従来例のジョンソン・カウンタ構成図である。
１ Ｎ進カウンタ部 ２ シフトレジスタ部 ３ ジョンソン・カウンタ部 ４ シフト部 ５ 比較部
フロントページの続き (56)参考文献 特開 平４−195999（ＪＰ，Ａ) 特開 平１−232827（ＪＰ，Ａ) 特開 昭63−120523（ＪＰ，Ａ) 特開 昭51−59264（ＪＰ，Ａ) 特開 昭52−109855（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 23/54
Claims (2)
- 【請求項１】 Ｎ/２ビットハイ，Ｎ/２ビットローから
なる初期パルスを生成するＮ進カウンタ部１と、Ｎ/２
段のフリップフロップからなり、前記初期パルスを第１
段のフリップフロップに入力してシフトさせるシフトレ
ジスタ部２とから構成され、前記初期パルスがＮビット
毎に更新されることを利用して、シフトレジスタ部２を
誤動作から即時復帰させることを特徴とするジョンソン
・カウンタの誤動作回避回路。 - 【請求項２】 Ｎ段のフリップフロップから構成され、
最終段の出力をＮＯＴして入力に帰還するジョンソン・
カウンタ部３と、前記フリップフロップの各出力とそれ
ぞれ接続され１ビット分前の出力値を保持するシフト部
４と、該１ビット分前の出力値と前記各フリップフロッ
プからの出力値とを全ビットについて比較し、少なくと
も１の不一致が検出された場合に信号を出力し、全ての
フリップフロップおよびシフト部４をリセットする比較
部５とから構成されることを特徴とするジョンソン・カ
ウンタの誤動作回避回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33840591A JP3350076B2 (ja) | 1991-12-20 | 1991-12-20 | ジョンソン・カウンタの誤動作回避回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33840591A JP3350076B2 (ja) | 1991-12-20 | 1991-12-20 | ジョンソン・カウンタの誤動作回避回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175832A JPH05175832A (ja) | 1993-07-13 |
| JP3350076B2 true JP3350076B2 (ja) | 2002-11-25 |
Family
ID=18317856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33840591A Expired - Fee Related JP3350076B2 (ja) | 1991-12-20 | 1991-12-20 | ジョンソン・カウンタの誤動作回避回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350076B2 (ja) |
-
1991
- 1991-12-20 JP JP33840591A patent/JP3350076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175832A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020827 |
|
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