CN111510116A - 电子装置和噪声去除系统 - Google Patents

Abstract

本发明提供一种电子装置和噪声去除系统，该电子装置能够去除输入信号的毛刺噪声，并且对去除了毛刺噪声的次数进行计数并记录该次数。本公开所涉及的电子装置具有去除信号中包含的毛刺的功能，具备：毛刺去除电路，其去除所输入的信号的毛刺；以及计数部，其对去除了毛刺的次数进行计数。

Description

电子装置和噪声去除系统

技术领域

本发明涉及一种电子装置和噪声去除系统。

背景技术

在电路中，将比正常的脉宽窄的胡须状的脉冲噪声称为毛刺(glitch)。在逻辑电路中，当两个输入信号在接近的时间发生变化时，有时在输出中产生毛刺。这是以两个信号的信号延迟时间为主要原因的现象，称为竞争(racing)。

另外，在集成电路等中多个输出端子同时向相同方向变化时，有时在近接的端子产生毛刺，这称为同时开关噪声。作为其它例子，在存在并行的两个信号的情况下，有时在一方发生了变化时另一方产生毛刺，这称为串扰(crosstalk)。除此以外还可能由于静电释放、辐射电磁场等各种原因产生毛刺。

这些毛刺有时对下一级及下一级之后的逻辑电路造成不良影响。因此，提出了一种去除毛刺噪声的电路(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2009-225153号公报

发明内容

发明要解决的问题

在专利文献1所记载的毛刺去除电路中，向n级的D触发器电路输入了信号。在n级的D触发器电路中的各D触发器电路的输出一致的情况下，输出n级的D触发器的最后级的输出。另一方面，在n级的D触发器电路中的各D触发器电路的输出不一致的情况下，判断为产生了毛刺噪声。而且，维持n级的D触发器的最后级的前一次的输出，由此去除毛刺噪声。

另外，当产生了毛刺去除电路无法去除的大脉宽的毛刺噪声时，为致命的错误。因此，期望避免产生这种无法去除的大脉宽的毛刺噪声。作为信号中产生毛刺噪声的主要原因，能够想到逻辑电路的设置环境、部件的不合格(劣化)等。另外，在产生无法去除的大脉宽的毛刺噪声之前，考虑产生能够去除的小脉宽的毛刺噪声的可能性。因此，期望在产生了能够去除的小脉宽的毛刺噪声的阶段，记录去除了该毛刺噪声的情况。期望事先记录去除了毛刺噪声的次数。

用于解决问题的方案

本公开的一个方式所涉及的电子装置是具有去除信号中包含的毛刺的功能的电子装置，具备：毛刺去除电路，其去除所输入的信号的毛刺；以及计数部，其对去除了毛刺的次数进行计数。

发明的效果

根据本公开的一个方式，能够去除输入信号的毛刺噪声，并且能够对去除了毛刺噪声的次数进行计数并记录该次数。

附图说明

图1是示出本公开的第一实施方式所涉及的电子装置的电路图。

图2是示出本公开的第二实施方式所涉及的电子装置的电路图。

图3是示出图2的电子装置的输入信号、输出信号以及递增值的变化的时序图。

图4是示出本公开的第三实施方式所涉及的电子装置的电路图。

图5是示出本公开的第四实施方式所涉及的电子装置的电路图。

图6是示出本公开的第五实施方式所涉及的电子装置的电路图。

图7是示出本公开的第六实施方式所涉及的电子装置的电路图。

图8是示出本公开的第七实施方式所涉及的电子装置的电路图。

图9是示出能够对本公开的第一至第五实施方式所涉及的电子装置附加的初始化电路的电路图。

图10是示出本公开的第八实施方式所涉及的电子装置的电路图。

图11是示出本公开的第九实施方式所涉及的电子装置的电路图。

图12是示出本公开的第十实施方式所涉及的电子装置的电路图。

图13是示出本公开的第十一实施方式所涉及的电子装置的电路图。

图14是示出对本公开的第十及第十一实施方式所涉及的电子装置附加初始化电路时的布线的电路图。

图15是示出本公开的第十二实施方式所涉及的电子装置的电路图。

图16是示出本公开所涉及的噪声去除系统的一个实施方式的结构的框图。

附图标记说明

1、1a、1b、1c、1d、1e、1f、1g、1h、1i、1k：电子装置；2：信息处理装置；10、10a、10b、10c、10d：毛刺去除电路；12：原信号延迟元件；13、13a、13b、13c、13d：输出信号生成部；20、20a、20b、20c、20d、20e、20i、20j、20k：计数部；21：输出信号延迟元件；22、22a、22b、22c、22e：判定信号生成部；23、23e、23i、23k：递增部；30：电子装置控制部(判断部)；40：通知部；50：电子装置记录部；60：电子装置通信部(计数发送部)；80：初始化电路；131：输出生成OR电路；132：输出生成AND电路；133：第一开关；134：第二开关；231、232、233：递增器。

具体实施方式

以下，参照图1～图15来说明本公开所涉及的电子装置的各实施方式。

[第一实施方式]

图1是示出本公开的第一实施方式所涉及的电子装置1的电路图。电子装置1具有去除信号中包含的毛刺的功能。此外，在以下的说明中，有时将“毛刺噪声”和“毛刺”简称为“毛刺”来进行说明。

电子装置1具备：毛刺去除电路10，其去除所输入的信号的毛刺；计数部20，其对毛刺去除电路10去除了毛刺的次数进行计数；电子装置控制部30，其进行基于计数部20的计数数值的控制；通知部40，其在计数部20的计数数值超过了规定的阈值的情况下通知该意思；电子装置记录部50，其定期地或在发生了规定的事件时将计数部20的计数数值记录在日志中；以及电子装置通信部60，其与外部的机器进行通信。

毛刺去除电路10具备信号输入端子11、n级(n为1以上的整数)的原信号延迟元件12、生成输出信号的输出信号生成部13以及用于输出输出信号的信号输出端子14。

信号输入端子11是与未图示的外部设备连接的端子。信号输入端子11用于受理从外部设备输出的信号的输入。信号输入端子11例如用于受理有可能由于外部设备的设置环境、部件的不良(劣化)等的影响而包含毛刺的信号的输入。此外，也可以是，在向信号输入端子11输入的信号与毛刺去除电路10不同步的情况下，在信号输入端子11与毛刺去除电路10之间插入被称为同步器(synchronizer，未图示)的多级(典型的是2级或3级)的D触发器，来使输入信号同步化。以下，将向信号输入端子11输入的信号或通过同步器后的信号也称为“原信号”。

n级的原信号延迟元件12是被输入原信号的电路。n级的原信号延迟元件12中的第一级的原信号延迟元件12的输入端子与信号输入端子11连接。另外，第一级的原信号延迟元件12的输出端子与下一级的原信号延迟元件12的输入端子连接。下一级的原信号延迟元件12的输出端子与再下一级的原信号延迟元件12的输入端子连接。像这样，n级的原信号延迟元件12构成为与信号输入端子11串联连接。在本实施方式中，n级的原信号延迟元件12中的各原信号延迟元件例如是D触发器。对n级的原信号延迟元件12中的各原信号延迟元件输入包含相同的上升定时的时钟信号。第一级的原信号延迟元件12在时钟信号的上升时锁存信号输入端子11或同步器的输出(原信号)。另外，第二级及第二级之后的n-1级的原信号延迟元件12中的各原信号延迟元件在时钟信号的上升时锁存上一级的输出。此外，为了简化而省略了用于输入时钟信号的电路的图示。

输出信号生成部13是根据从n级的原信号延迟元件12中的各原信号延迟元件输出的信号和原信号来生成输出信号的电路。输出信号生成部13的输入端子与n级的原信号延迟元件12中的各原信号延迟元件的输出及信号输入端子11连接。

信号输出端子14是用于输出去除毛刺后的信号的端子。信号输出端子14与输出信号生成部13的输出端子连接。

计数部20具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23，其基于判定信号生成部22，来对去除了毛刺的次数进行计数。

n级的输出信号延迟元件21是被输入原信号的电路。n级的输出信号延迟元件21中的第一级的输出信号延迟元件21的输入端子与输出信号生成部13的输出端子连接。另外，第一级的输出信号延迟元件21的输出端子与下一级的输出信号延迟元件21的输入端子连接。下一级的输出信号延迟元件21的输出端子与再下一级的输出信号延迟元件21的输入端子连接。像这样，n级的输出信号延迟元件21构成为与输出信号生成部13级联连接。在本实施方式中，n级的输出信号延迟元件21中的各输出信号延迟元件例如是D触发器。对n级的输出信号延迟元件21中的各输出信号延迟元件输入包含相同的上升定时的时钟信号。第一级的输出信号延迟元件21在时钟信号的上升时锁存当前的输出信号。另外，第二级及第二级之后的输出信号延迟元件21在时钟信号的上升时锁存各自的上一级的输出信号延迟元件21的输出。

判定信号生成部22根据当前的输出信号、从输出信号延迟元件21输出的信号以及从原信号延迟元件12的最后级输出的信号，来生成表示是否去除了毛刺的判定信号。

递增部23具有使去除了毛刺的次数递增并保持递增后的次数的递增器231。递增器231是使去除了毛刺的次数递增(进行计数)的电路。本实施方式的递增部将判定信号生成部22输出的判定信号直接输入到递增器231的输入端子。递增器231的输出端子经由母线70等连接于后述的电子装置控制部30。

递增器231例如由加法运算器和寄存器构成。在判定信号为高电平的情况下，递增器231使寄存器中保存的去除了毛刺的次数+1(递增)。

计数部20在每个时钟周期确认是否去除了毛刺并使递增器231递增。也就是说，计数部20在毛刺去除电路10去除的毛刺的时宽为两个时钟周期以上的情况下，将去除了该毛刺的次数作为多次来进行计数。

电子装置控制部30能够设为具有进行由程序指示的动作的处理器(CPU)的结构。获取递增器231的输出值，来控制后述的通知部40、电子装置记录部50以及电子装置通信部60。

作为具体例，电子装置控制部30为了控制通知部40而具有作为判断去除了毛刺的次数是否超过了规定的阈值的判断部的功能。另外，电子装置控制部30具有判定使电子装置记录部50记录计数数值的定时的功能。另外，电子装置控制部30具有向电子装置通信部60传送向外部发送的计数数值的功能。这种电子装置控制部30的各种功能能够通过用于分别指示处理器的动作的程序的一部分来实现。

通知部40例如是具有画面的监视器等显示装置、产生声音的播放装置、具有进行点亮的光源等的输出装置。通知部40能够构成为通过显示、声音的产生、光源的点亮等来通知进行计数所得到的次数超过了规定的阈值。通知部40也可以促进设置环境的改善、部件更换。

电子装置记录部50能够设为具有存储器、硬盘驱动器等存储装置的结构。电子装置记录部50优选的是记录计数部20的计数数值及确认了该计数数值的时刻。

作为在电子装置记录部50中记录计数数值的事件，例如能够列举出致命错误的产生等。

电子装置通信部60作为将计数部20的计数数值向外部发送的计数发送部来发挥功能。电子装置通信部60例如能够设为具备以太网通信模块、无线通信模块等的结构。

另外，电子装置通信部60还能够作为如下的第二通知部使用：在去除了毛刺的次数超过了规定的阈值的情况下，该第二通知部向外部的机器发送表示计数部20的计数数值超过了规定的阈值的信息。

根据以上说明的本公开的第一实施方式的电子装置1，起到如以下说明的效果。

电子装置1是具有去除信号中包含的毛刺的功能的电子装置1，具备：毛刺去除电路10，其去除所输入的信号的毛刺；以及计数部20，其对去除了毛刺的次数进行计数。由此，能够对去除了输入信号的毛刺噪声的次数进行计数，并记录该次数。因而，电子装置1能够确认去除了毛刺的次数、例如在电子装置1的出厂试验中去除了毛刺的次数等。由此，如果去除了毛刺的次数为0次以外的次数，则能够拒收该电子装置1的个体。另外，在基板开发时或装置开发时，进行施加了噪声的试验，由此能够评价基板或装置的耐噪声性。如果去除了毛刺的次数少，则可以说基板或装置的耐噪声性高(好的设计)。与之相反，如果去除了毛刺的次数多，则可以说基板或装置的耐噪声性低(差的设计)。像这样，能够有益于改善基板或装置的设计。

在电子装置1中，毛刺去除电路10具备：被输入原信号的n级的原信号延迟元件12；以及输出信号生成部13，其根据从原信号延迟元件12输出的信号和原信号，来生成输出信号。由此，能够输出适当去除了毛刺的输出信号。另外，在电子装置1中，计数部20具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22，其根据当前的输出信号、从输出信号延迟元件输出的信号以及从原信号延迟元件12的最后级输出的信号，来生成表示是否去除了毛刺的判定信号；以及递增部23，其具有使去除了毛刺的次数递增并保持递增后的次数的递增器231，基于判定信号使递增器231进行递增。由此，能够精确地对去除了毛刺的次数进行计数。

电子装置1还具备：电子装置控制部30，其判断计数部20的计数数值是否超过了规定的阈值；以及通知部40，其通知计数部20的计数数值超过了规定的阈值。由此，能够在毛刺超过规定次数的情况下进行通知。根据该结构，能够在输入无法去除的大的毛刺之前进行通知，因此能够在由于大的毛刺导致的错误产生之前促进改善。

在电子装置1中，通知部40能够在画面上显示计数部20的计数数值超过了规定的阈值。由此，能够以一目了然的方式通知毛刺超过了规定次数。

在电子装置1中，作为第二通知部的电子装置通信部60将表示计数部20的计数数值超过了规定的阈值的信息向外部发送。由此，能够使外部的机器识别出毛刺超过了规定次数，因此能够构成一并掌握多个电子装置1的状态的系统。

电子装置1还具备定期地或在发生了规定的事件时将计数部的计数数值记录在日志中的电子装置记录部50。由此，能够在之后确认毛刺的产生状况的变化。

[第二实施方式]

图2是示出本公开的第二实施方式所涉及的电子装置1a的电路图。电子装置1a是用于去除高电平的输入信号中出现的低电平方向的毛刺的装置。此外，在之后的说明中，对与之前所说明的实施方式相同的构成要素标注相同的附图标记来省略重复的说明。

本实施方式的电子装置1a具备：毛刺去除电路10a，其去除所输入的信号的毛刺；计数部20a，其对毛刺去除电路10a去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20a的计数数值的控制。

本实施方式的电子装置1a的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。本实施方式的电子装置1a也能够具备通知部40、电子装置记录部50以及电子装置通信部60，但是省略图示和说明。

毛刺去除电路10a具备信号输入端子11、n级(n为1以上的整数)的原信号延迟元件12、生成输出信号的输出信号生成部13a以及用于输出输出信号的信号输出端子14。

输出信号生成部13a是输出逻辑或的输出生成OR电路131。输出信号生成部13a输出从n级的原信号延迟元件12中的各原信号延迟元件输出的信号与原信号的逻辑或。

在以上的毛刺去除电路10a中，原信号被输入到信号输入端子11。因此，对原信号延迟元件12输入在高电平时有可能包含低电平方向的毛刺噪声的信号。n级的原信号延迟元件12根据时钟信号的上升来锁存原信号或上一级的原信号延迟元件12的输出信号。原信号被输入到输出信号生成部13a。另外，各个原信号延迟元件12的输出被输入到输出信号生成部13a。

在毛刺与时钟的上升重叠且具有满足建立时间和保持时间的足够的脉宽的情况下，第一级的原信号延迟元件12根据时钟的上升锁存低电平。此时，在下一次时钟的上升时，第二级的原信号延迟元件12锁存作为第一级的原信号延迟元件12的输出的低电平。在下一次时钟的上升时，第三级的原信号延迟元件12锁存作为第二级的原信号延迟元件12的输出的低电平。像这样，第n级的原信号延迟元件12在第n次时钟信号的上升时，锁存低电平。然而，由于其它的原信号延迟元件12锁存了高电平，因此输出信号生成部13a输出高电平。

除非原信号为低电平且n级的原信号延迟元件12全部锁存了低电平，否则输出信号生成部13a输出高电平。也就是说，除非在原信号中低电平持续n+1次，否则输出信号生成部13a输出高电平。由此，毛刺去除电路10a能够去除宽度大到n个时钟周期的低电平方向的毛刺。

计数部20a具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22a，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23，其基于判定信号生成部22a，来对去除了毛刺的次数进行计数。

判定信号生成部22a具有：延迟信号反相器221，其将从原信号延迟元件12的最后级输出的信号反转；以及判定AND电路222，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，并输出它们的逻辑与。

判定信号生成部22a输出如下的判定信号：仅在当前的输出信号和过去n次的输出信号为高电平、且n次前的原信号为低电平的情况下，该判定信号为表示去除了毛刺的高电平，在其它情况下，该判定信号为低电平。

在图3中示出电子装置1a中的时钟信号、原信号、输出信号以及递增器231的计数的连续时间变化。此外，图3是n＝1的情况。

当原信号变为高电平时，输出信号生成部13a使输出信号转变为高电平。在输出信号为高电平的情况下，若非在连续n+1次以上的时钟信号的上升时原信号为低电平，则输出信号生成部13a使输出信号保持高电平。因此，在从原信号变为低电平起延迟了n个时钟周期的时钟信号的上升时，输出信号转变为低电平。因此，即使原信号由于毛刺噪声而在n个时钟周期以下的短时间为低电平，输出信号生成部13a也使输出信号保持高电平，也就是输出去除了毛刺的输出信号。

仅在输出信号从n次前到当前为止持续n+1次为高电平、且输出与n次前的原信号相同的值的最后级的原信号延迟元件12的输出为表示毛刺的低电平的情况下，判定信号生成部22a使判定信号为高电平。也就是说，在尽管n次前的时钟的上升时原信号为低电平但是输出信号保持n+1次为高电平时，判定信号生成部22a输出表示去除了毛刺的判定信号。

每当从判定信号生成部22a输出的判定信号变为高电平时，递增部23将递增器231的计数加1。在n为2以上且毛刺跨过多个时钟的上升的情况下，判定信号生成部22a使判定信号持续多个时钟周期地保持高电平。因而，在毛刺的宽度大的情况下，递增器231的计数增加1以上。

根据以上说明的第二实施方式的电子装置1a，除了之前说明的第一实施方式的效果以外，还起到以下这样的效果。

在电子装置1a中，在当前的输出信号与从所有输出信号延迟元件21输出的信号相等、且当前的输出信号与从原信号延迟元件12的最后级输出的信号不同的情况下，判定信号生成部22a生成成为表示去除了毛刺的值的判定信号。由此，能够精确地对去除了毛刺的次数进行计数。

在电子装置1a中，原信号延迟元件12被输入在高电平时有可能包含低电平方向的毛刺噪声的信号，输出信号生成部13a输出从各原信号延迟元件输出的信号与原信号的逻辑或。由此，在除所有原信号延迟元件12的输出和原信号不为高电平的情况以外的情况下，输出信号生成部13a输出高电平。因而，即使在毛刺的脉宽跨过多个时钟的上升的情况下，也能够去除毛刺。

[第三实施方式]

图4是示出本公开的第三实施方式所涉及的电子装置1b的电路图。电子装置1b是用于去除低电平的输入信号中出现的高电平方向的毛刺的装置。

本实施方式的电子装置1b具备：毛刺去除电路10b，其去除所输入的信号的毛刺；计数部20b，其对毛刺去除电路10b去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20b的计数数值的控制。

第三实施方式的电子装置1b的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。

毛刺去除电路10b具备信号输入端子11、n级(n为1以上的整数)的原信号延迟元件12、生成输出信号的输出信号生成部13b以及用于输出输出信号的信号输出端子14。

输出信号生成部13b是输出从n级的原信号延迟元件12中的各原信号延迟元件输出的信号与原信号的逻辑与的输出生成AND电路132。

在毛刺去除电路10b中，对原信号延迟元件12输入在高电平时有可能包含低电平方向的毛刺噪声的信号。

除非原信号为高电平且n级的原信号延迟元件12全部锁存了高电平，否则输出信号生成部13b输出低电平。也就是说，除非在原信号中高电平持续n+1次，否则输出信号生成部13b输出低电平。由此，毛刺去除电路10b能够去除宽度大到n个时钟周期的低电平方向的毛刺。

计数部20b具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22b，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23，其基于判定信号生成部22b，来对去除了毛刺的次数进行计数。

判定信号生成部22b具有：延迟信号反相器221，其将从原信号延迟元件12的最后级输出的信号反转；以及判定NOR电路223，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，并输出它们的逻辑或非。

判定信号生成部22b输出如下的判定信号：仅在当前的输出信号和过去n次的输出信号为低电平、且n次前的原信号为高电平的情况下，该判定信号为表示去除了毛刺的高电平，在其它情况下，该判定信号为低电平。

根据以上说明的第三实施方式的电子装置1b，除了之前说明的第一实施方式的效果以外，还起到以下这样的效果。

在电子装置1b中，在当前的输出信号与从所有输出信号延迟元件21输出的信号相等、且当前的输出信号与从原信号延迟元件12的最后级输出的信号不同的情况下，判定信号生成部22b生成成为表示去除了毛刺的值的判定信号。由此，能够精确地对去除了毛刺的次数进行计数。

在电子装置1b中，原信号延迟元件12被输入在低电平时有可能包含高电平方向的毛刺噪声的信号，输出信号生成部13b输出从各原信号延迟元件12输出的信号与原信号的逻辑与。由此，在除n级的原信号延迟元件12的所有原信号延迟元件的输出和原信号不为高电平的情况以外的情况下，输出信号生成部13b输出低电平来作为输出信号。因而，输出信号生成部13b能够将原信号中包含的未持续n+1周期以上的高电平的信号作为毛刺噪声适当地去除。

[第四实施方式]

图5是示出本公开的第四实施方式所涉及的电子装置1c的电路图。电子装置1c是用于去除低电平的输入信号中出现的高电平方向的毛刺并且去除高电平的输入信号中出现的低电平方向的毛刺的装置。

电子装置1c具备：毛刺去除电路10c，其去除所输入的信号的毛刺；计数部20c，其对毛刺去除电路10c去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20c的计数数值的控制。

第四实施方式的电子装置1c的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。

毛刺去除电路10c具备信号输入端子11、n级(n为1以上的整数)的原信号延迟元件12、生成输出信号的输出信号生成部13c以及用于输出输出信号的信号输出端子14。

输出信号生成部13c具备：输出生成OR电路131，其输出所有原信号延迟元件12的输出信号与原信号的逻辑或；输出生成AND电路132，其输出所有原信号延迟元件12的输出信号与原信号的逻辑与；第一开关133，其能够使输出生成OR电路131的逻辑或无效；第二开关134，其能够使输出生成AND电路132的逻辑与无效；XOR电路135，其输出第一开关133的输出与第二开关134的输出的逻辑异或；输出锁存延迟元件136，其锁存输出信号生成部13c输出的输出信号；输出选择器137，其选择原信号或输出锁存延迟元件136的输出来作为输出信号生成部13c的输出信号输出；第一选择端子138，其输入用于选择是否去除高电平的原信号中包含的低电平方向的毛刺的选择信号；以及第二选择端子139，其输入用于选择是否去除低电平的原信号中包含的高电平方向的毛刺的选择信号。

第一开关133是如下的选择器：被输入输出生成OR电路131的输出和原信号，并且被第一选择端子138输入选择信号，在选择信号为高电平的情况下，将输出生成OR电路131的输出向XOR电路135输出，在选择信号为低电平的情况下，使输出生成OR电路131的输出无效，将原信号向XOR电路135输出。第二开关134是如下的选择器：被输入原信号和输出生成AND电路132的输出，并且被第二选择端子139输入选择信号，在选择信号为高电平的情况下，将输出生成AND电路132的输出输出到XOR电路135，在选择信号为低电平的情况下，使输出生成AND电路132的输出无效，将原信号输出到XOR电路135。XOR电路135的输出被作为选择信号输出到输出选择器137。输出锁存延迟元件136例如是D触发器，用于存储1个时钟周期前的输出信号。在XOR电路135的输出为高电平的情况下，输出选择器137将输出锁存延迟元件136的输出、也就是与前一次相同的值的信号作为输出信号输出，在XOR电路135的输出为低电平的情况下，输出选择器137将原信号作为输出信号输出。

关于具有这种结构的输出信号生成部13c的动作，首先，分情况来说明向第一选择端子138和第二选择端子139分别输入了高电平的信号时的动作。

(原信号为有可能包含毛刺的高电平信号的情况)

除非原信号为低电平且n级的原信号延迟元件12全部锁存了低电平，否则输出生成OR电路131输出高电平。由此，除非在原信号中低电平持续n+1次，否则输出生成OR电路131输出高电平。此时，只有在原信号为高电平且n级的原信号延迟元件12全部锁存了高电平的情况下，输出生成AND电路132才输出高电平。另一方面，当n级的原信号延迟元件12的一部分锁存了低电平时，输出生成AND电路132输出低电平。

在输出生成AND电路132和输出生成OR电路131都输出了高电平的情况下，XOR电路135向输出选择器137输出低电平。另一方面，在输出生成AND电路132输出了低电平的情况下，XOR电路135向输出选择器137输出高电平。

在从XOR电路135输出了低电平的情况下，输出选择器137向信号输出端子14输出原信号即高电平。另一方面，在从XOR电路135输出了高电平的情况下，输出被输出锁存延迟元件136锁存的1个时钟前的输出选择器137的输出即高电平。由此，能够去除高电平信号中包含的低电平方向的毛刺。

(原信号为有可能包含毛刺的低电平信号的情况)

除非原信号为高电平或者n级的原信号延迟元件12中的任一原信号延迟元件锁存了高电平，否则输出生成OR电路131输出低电平。此时，除非原信号为低电平且n级的原信号延迟元件12全部锁存了低电平，否则输出生成AND电路132输出高电平。由此，除非在原信号中高电平持续n+1次，否则输出生成AND电路132输出低电平。

在输出生成AND电路132和输出生成OR电路131都输出了低电平的情况下，XOR电路135向输出选择器137输出低电平。另一方面，在输出生成OR电路131输出了高电平的情况下，XOR电路135向输出选择器137输出高电平。

在从XOR电路135输出了低电平的情况下，输出选择器137向信号输出端子14输出原信号即高电平。另一方面，在从XOR电路135输出了高电平的情况下，输出被输出锁存延迟元件136锁存的1个时钟前的输出选择器137的输出即高电平。由此，能够去除低电平信号中包含的高电平方向的毛刺。

像以上那样，毛刺去除电路10c能够去除高电平方向的毛刺和低电平方向的毛刺双方。

接着，说明向第一选择端子138和第二选择端子139中的至少任一者输入了低电平的信号时的动作。

在从第一选择端子138向第一开关133输入的选择信号为低电平、且从第二选择端子139向第二开关134输入的选择信号为高电平的情况下，输出生成OR电路131的逻辑或为无效，输出生成AND电路132的逻辑与为有效。在该情况下，图5的毛刺去除电路10c与图2的毛刺去除电路10a等效，因此与图2的毛刺去除电路10a同样地去除高电平的原信号中包含的低电平方向的毛刺。

在从第一选择端子138向第一开关133输入的选择信号为高电平、且从第二选择端子139向第二开关134输入的选择信号为低电平的情况下，输出生成OR电路131的逻辑或为有效，输出生成AND电路132的逻辑与为无效。在该情况下，图5的毛刺去除电路10c与图4的毛刺去除电路10b等效，因此与图4的毛刺去除电路10b同样地去除低电平的原信号中包含的高电平方向的毛刺。

在从第一选择端子138向第一开关133输入的选择信号为低电平、且从第二选择端子139向第二开关134输入的选择信号为低电平的情况下，输出生成OR电路131的逻辑或和输出生成AND电路132的逻辑与均无效。在该情况下，图5的毛刺去除电路10c始终将原信号原样地作为输出信号输出。

像以上那样，图5的电子装置1c通过针对1个毛刺去除电路10a设定第一开关133和第二开关134，能够选择4个动作模式。

计数部20c具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22c，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23，其基于判定信号生成部22c，来对去除了毛刺的次数进行计数。此外，输出锁存延迟元件136也可以兼用作输出信号延迟元件21的第一级。

判定信号生成部22c具备：判定AND电路224，其被输入当前的输出信号和从所有输出信号延迟元件21输出的信号，输出逻辑与；NOR电路225，其被输入当前的输出信号和从所有输出信号延迟元件21输出的信号，输出逻辑或非；以及选择器226，其选择判定AND电路224的输出或NOR电路225的输出来输出。向选择器226输入毛刺去除电路10c的最后级的原信号延迟元件12的输出来作为选择信号，在该选择信号为高电平的情况下，将NOR电路的输出向递增部23输出，在选择信号为低电平的情况下，将AND电路的输出向递增部23输出。

由此，在当前的输出信号与从所有输出信号延迟元件21输出的信号相等、且当前的输出信号与从原信号延迟元件12的最后级输出的信号不同的情况下，判定信号生成部22c生成成为表示去除了毛刺的值的判定信号。

根据以上说明的第四实施方式的电子装置1c，除了之前说明的第一实施方式的效果以外，还起到以下这样的效果。

在电子装置1c中，在当前的输出信号与从所有输出信号延迟元件21输出的信号相等、且当前的输出信号与从原信号延迟元件12的最后级输出的信号不同的情况下，判定信号生成部22c生成成为表示去除了毛刺的值的判定信号。由此，能够精确地对去除了毛刺的次数进行计数。

在电子装置1c中，原信号延迟元件12被输入在高电平时有可能包含低电平方向的毛刺噪声且在低电平时有可能包含高电平方向的毛刺噪声的信号，输出信号生成部13基于针对从各原信号延迟元件12输出的信号与原信号的逻辑或及逻辑与的逻辑异或，来生成输出信号。由此，即使原信号为高电平信号，也能够去除毛刺。另外，通过将向信号输出端子14输出的信号与原信号延迟元件12的最后级的输出进行比较，能够对去除了毛刺的次数进行计数。因而，电子装置1c具有比较高的通用性。

在电子装置1c中，输出信号生成部13c还具备用于使逻辑或有效的第一开关133以及用于使逻辑与有效的第二开关134。由此，能够选择性地去除原信号的毛刺。因而，电子装置1c具有比较高的通用性。

[第五实施方式]

图6是示出本公开的第五实施方式所涉及的电子装置1d的电路图。本实施方式所涉及的电子装置1d是用于去除低电平的输入信号中出现的高电平方向的毛刺并且去除高电平的输入信号中出现的低电平方向的毛刺的装置。

电子装置1d具备：毛刺去除电路10d，其去除所输入的信号的毛刺；计数部20d，其对毛刺去除电路10d去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20d的计数数值的控制。

第五实施方式的电子装置1d的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。

毛刺去除电路10d具备信号输入端子11、n级(n为1以上的整数)的原信号延迟元件12、生成输出信号的输出信号生成部13d以及用于输出输出信号的信号输出端子14。

输出信号生成部13d具备：输出生成OR电路131，其输出所有原信号延迟元件12的输出信号与原信号的逻辑或；输出生成AND电路132，其输出所有原信号延迟元件12的输出信号与原信号的逻辑与；第一选择端子138，其输入用于选择是否去除高电平的原信号中包含的低电平方向的毛刺的选择信号；第二选择端子139，其输入用于选择是否去除低电平的原信号中包含的高电平方向的毛刺的选择信号；第一选择AND电路140，其输出从第一选择端子138输入的选择信号与输出生成OR电路131的输出的逻辑与；第一选择OR电路141，其输出第一选择AND电路140的输出与原信号的逻辑或；选择信号反相器142，其将从第一选择端子138输入的选择信号反转；第二选择OR电路143，其输出选择信号反相器142的输出与输出生成AND电路132的输出的逻辑或；第二选择AND电路144，其输出第二选择OR电路143的输出与原信号的逻辑与；输出锁存延迟元件136，其锁存输出信号；输出OR电路145，其输出第二选择OR电路143的输出与输出锁存延迟元件136的输出的逻辑或；以及输出AND电路146，其输出第一选择OR电路141的输出与输出OR电路145的输出的逻辑与。

在从第一选择端子138输入的选择信号为高电平的情况下，第一选择AND电路140将输出生成OR电路131的输出原样输出，在从第一选择端子138输入的选择信号为低电平的情况下，第一选择AND电路140与输出生成OR电路131的输出无关地输出低电平的信号。在原信号为高电平的情况下，输出生成OR电路131的输出必定为高电平。因此，第一选择OR电路141的输出为原信号(使输出生成OR电路131的逻辑或无效时的输出)或输出生成OR电路131的输出(使输出生成OR电路131的逻辑或有效时的输出)。

在从第二选择端子139输入的选择信号为高电平的情况下，第二选择OR电路143将输出生成AND电路132的输出原样输出，在从第二选择端子139输入的选择信号为低电平的情况下，第二选择OR电路143与输出生成AND电路132的输出无关地输出高电平的信号。在原信号为低电平的情况下，输出生成AND电路132的输出必定为低电平。因此，第二选择AND电路144的输出为原信号(使输出生成AND电路132的逻辑与无效时的输出)或输出生成AND电路132的输出(使输出生成AND电路132的逻辑与有效时的输出)。

输出锁存延迟元件136存储1个时钟周期前的输出信号。在前一次的输出信号为高电平的情况下以及在第二选择AND电路144的输出为高电平的情况下，输出OR电路145的输出为高电平。在输出OR电路145的输出和第一选择OR电路141的输出均为高电平的情况下，输出AND电路146的输出为高电平。当向输出AND电路146直接输入第一选择OR电路141的输出(输出生成OR电路131的输出)和第二选择AND电路144的输出(输出生成AND电路132的输出)时，输出高电平的信号中包含低电平方向的毛刺的信号。然而，输出信号生成部13具有输出锁存延迟元件136和输出OR电路145，因此一旦当输出信号为高电平时，即使第二选择AND电路144的输出为低电平，也在第一选择OR电路141的输出为高电平的下一次，输出OR电路145输出高电平的信号。由此，输出AND电路146的输出为从原信号去除低电平方向的毛刺和高电平方向的毛刺后的信号。

计数部20d具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22d，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23，其基于判定信号生成部22d，来对去除了毛刺的次数进行计数。

判定信号生成部22d具有：延迟信号反相器221，其将从原信号延迟元件12的最后级输出的信号反转；判定AND电路222，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，输出它们的逻辑与；判定NOR电路223，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，输出它们的逻辑或非；以及判定OR电路227，其输出判定AND电路222的输出与判定NOR电路223的输出的逻辑或。

在毛刺去除电路10d去除了高电平的原信号中的低电平方向的毛刺时，判定AND电路222的输出为高电平。在毛刺去除电路10d去除了低电平的原信号中的高电平方向的毛刺时，判定NOR电路223的输出为高电平。因此，在毛刺去除电路10d去除了任一方向的毛刺时，判定NOR电路223的输出为高电平。

以上说明的第五实施方式的电子装置1d也起到与之前说明的第四实施方式的电子装置1c相同的效果。

[第六实施方式]

图7是示出本公开的第六实施方式所涉及的电子装置1e的电路图。本实施方式的电子装置1e是用于去除低电平的输入信号中出现的高电平方向的毛刺并且去除高电平的输入信号中出现的低电平方向的毛刺的装置。

电子装置1e具备：毛刺去除电路10c，其去除所输入的信号的毛刺；计数部20e，其对毛刺去除电路10c去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20e的计数数值的控制。

第六实施方式的电子装置1e的毛刺去除电路10c与第四实施方式的电子装置1c的毛刺去除电路10c相同。第六实施方式的电子装置1e的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。

计数部20e具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22e，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23e，其基于判定信号生成部22e，来对去除了毛刺的次数进行计数。

判定信号生成部22e具有：延迟信号反相器221，其将从原信号延迟元件12的最后级输出的信号反转；判定AND电路222，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，输出它们的逻辑与；以及判定NOR电路223，其被输入延迟信号反相器221的输出、当前的输出信号以及从所有输出信号延迟元件21输出的信号，输出它们的逻辑或非。判定信号生成部22e将判定AND电路222的输出作为第一判定信号向递增部23e输出，并且将判定NOR电路223的输出作为第二判定信号向递增部23e输出。

递增部23e具有：第一递增器232，每当判定AND电路222输出的第一判定信号为高电平时，第一递增器232使去除了毛刺的次数递增；以及第二递增器233，每当判定NOR电路223输出的第二判定信号为高电平时，第二递增器233使去除了毛刺的次数递增。也就是说，递增部23e利用第一递增器232对毛刺去除电路10c去除了高电平的原信号中的低电平方向的毛刺的次数进行计数，利用第二递增器233对毛刺去除电路10c去除了低电平的原信号中的高电平方向的毛刺的次数进行计数。

以上说明的第六实施方式的电子装置1e利用递增部23e对去除了低电平方向的毛刺的次数和去除了高电平方向的毛刺的次数分别进行计数，因此能够更详细地掌握毛刺的产生状况。

[第七实施方式]

图8是示出本公开的第七实施方式所涉及的电子装置1f的电路图。本实施方式的电子装置1f是用于去除低电平的输入信号中出现的高电平方向的毛刺并且去除高电平的输入信号中出现的低电平方向的毛刺的装置。

电子装置1f具备：毛刺去除电路10d，其去除所输入的信号的毛刺；计数部20e，其对毛刺去除电路10d去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20e的计数数值的控制。

本实施方式的电子装置1f中的毛刺去除电路10d与第五实施方式的电子装置1d中的毛刺去除电路10d相同。另外，本实施方式的电子装置1f中的计数部20e与第六实施方式的电子装置1e中的计数部20e相同。

该第七实施方式的电子装置1f也利用递增部23e对去除了低电平方向的毛刺的次数和去除了高电平方向的毛刺的次数分别进行计数，因此能够更详细地掌握毛刺的产生状况。

[初始化电路]

图9是示出能够对本公开的第一至第七实施方式的电子装置1a至1f附加的初始化电路80的电路图。对第一至第七实施方式的电子装置1a至1f附加了初始化电路80的电子装置是本公开的另一实施方式。

初始化电路80具备：复位端子81，其被输入复位信号，该复位信号通常时为负逻辑信号，即仅在将高电平中去除了毛刺的次数的计数初始化时成为低电平；原信号反相器82，其将原信号反转；第一初始化OR电路83，其输出原信号反相器82的输出与从复位端子81输入的复位信号的逻辑或；以及第二初始化OR电路84，其输出原信号与从复位端子81输入的复位信号的逻辑或。

向复位端子81输入的复位信号除了被输入到第一初始化OR电路83和第二初始化OR电路84以外，还被输入到递增器231的清除端子。第一初始化OR电路83的输出被输入到用于将各输出信号延迟元件21的保持值设定为高电平的预置端子。另一方面，第二初始化OR电路84的输出被输入到用于将各输出信号延迟元件21的保持值设定为低电平的清除端子。这些清除端子、预置端子全部设为负逻辑。因此，在向复位端子81输入的复位信号为低电平时，递增器231使计数复位为零(初始设定)。在第一初始化OR电路83的输出为低电平时，输出信号延迟元件21的保持值被设定为高电平，在第二初始化OR电路84的输出为低电平时，输出信号延迟元件21的保持值被设定为低电平。

仅在原信号为高电平且从复位端子81输入的复位信号为低电平时，第一初始化OR电路83的输出为低电平。仅在原信号为低电平且从复位端子81输入的复位信号为低电平时，第二初始化OR电路84的输出为低电平。因此，在复位信号变为低电平时原信号为高电平的情况下，各输出信号延迟元件21的保持值被初始设定为高电平。另外，在复位信号变为低电平时原信号为低电平的情况下，各输出信号延迟元件21的保持值被初始设定为低电平。

[第八实施方式]

图10是示出本公开的第八实施方式所涉及的电子装置1g的电路图。本实施方式的电子装置1g是对本公开的第六实施方式的电子装置1e附加了图9的初始化电路80的装置。

在电子装置1g中，向复位端子81输入的复位信号被输入到第一初始化OR电路83和第二初始化OR电路84，并且被反转输入到第一递增器232和第二递增器233的清除端子。第一初始化OR电路83的输出被分别反转输入到各输出信号延迟元件21的预置端子、各原信号延迟元件12的预置端子以及输出锁存延迟元件136的预置端子。第二初始化OR电路84的输出被分别反转输入到各输出信号延迟元件21的清除端子、各原信号延迟元件12的清除端子以及输出锁存延迟元件136的清除端子。

根据以上说明的第八实施方式的电子装置1g，除了之前说明的第一和第六实施方式的效果以外，还起到以下这样的效果。

电子装置1g具备初始化电路80，在输入了复位信号的情况下，初始化电路80将原信号延迟元件12、输出信号延迟元件21以及递增部23e(递增器231、232)进行初始化。由此，电子装置1g能够将毛刺去除电路10c和计数部20e进行初始化。因此，能够更详细地掌握毛刺的产生状况。

[第九实施方式]

图11是示出本公开的第九实施方式所涉及的电子装置1h的电路图。本实施方式的电子装置1h是对本公开的第七实施方式的电子装置1f附加了图9的初始化电路80的装置。

在电子装置1h中，向复位端子81输入的复位信号被输入到第一初始化OR电路83和第二初始化OR电路84，并且被反转输入到第一递增器232和第二递增器233的清除端子。第一初始化OR电路83的输出被分别反转输入到各输出信号延迟元件21的预置端子、各原信号延迟元件12的预置端子以及输出锁存延迟元件136的预置端子。第二初始化OR电路84的输出被分别反转输入到各输出信号延迟元件21的清除端子、各原信号延迟元件12的清除端子以及输出锁存延迟元件136的清除端子。

根据以上说明的第九实施方式的电子装置1h，电子装置1h也能够将毛刺去除电路10d和计数部20e进行初始化。因此，能够更详细地掌握毛刺的产生状况。

[第十实施方式]

图12是示出本公开的第十实施方式所涉及的电子装置1i的电路图。本实施方式的电子装置1i是用于去除高电平的输入信号中出现的低电平方向的毛刺的装置。

本实施方式的电子装置1i具备：毛刺去除电路10a，其去除所输入的信号的毛刺；计数部20i，其对毛刺去除电路10a去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20i的计数数值的控制。

本实施方式的电子装置1i中的毛刺去除电路10a与第二实施方式的电子装置1a中的毛刺去除电路10a相同。另外，本实施方式所涉及的电子装置1i的电子装置控制部30与第一实施方式所涉及的电子装置1的电子装置控制部30相同。

计数部20i具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22a，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23i，其基于判定信号生成部22，来对去除了毛刺的次数进行计数。本实施方式的电子装置1i仅递增部23i的结构与第二实施方式的电子装置1a不同。

递增部23i具备：判定信号延迟元件234，其锁存判定信号生成部22a输出的判定信号；判定信号反相元件235，其将判定信号延迟元件234的输出反转；递增AND电路236，其输出判定信号生成部22a输出的判定信号与判定信号反相元件235的输出的逻辑与；以及递增器231，每当递增AND电路236的输出为高电平时，该递增器231使计数递增。

仅在当前的判定信号为高电平且上一次的判定信号为低电平的情况下，递增部23i使递增器231进行递增。因此，在毛刺去除电路10a在多次时钟周期连续地去除了毛刺的情况下，递增部23i使递增器仅进行1次递增。也就是说，计数部20i对毛刺去除电路10a去除的毛刺的断定用的沿(日文：アサートエッジ)进行计数。

根据以上说明的第十实施方式的电子装置1i，除了之前说明的第一实施方式的效果以外，还起到以下这样的效果。

在毛刺去除电路10a去除的毛刺的时宽为两个时钟周期以上的情况下，电子装置1i利用计数部20i将去除了该毛刺的次数作为1次来进行计数。由此，能够精确地掌握毛刺的产生状况。

[第十一实施方式]

图13是示出本公开的第十一实施方式所涉及的电子装置1j的电路图。本实施方式的电子装置1j是用于去除低电平的输入信号中出现的高电平方向的毛刺的装置。

本实施方式的电子装置1j具备：毛刺去除电路10b，其去除所输入的信号的毛刺；计数部20j，其对毛刺去除电路10b去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20j的计数数值的控制。

计数部20j具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22a，其生成表示毛刺去除电路10是否去除了毛刺的判定信号；以及递增部23i，其基于判定信号生成部22，来对去除了毛刺的次数进行计数。本实施方式的电子装置1j是将第三实施方式的电子装置1b的递增部23置换为第十实施方式的电子装置1i的递增部23i的装置。

根据该第十一实施方式的电子装置1j，对所去除的高电平方向的毛刺的断定用的沿进行计数，能够精确地掌握高电平方向的毛刺的产生状况。

[初始化电路]

图14是示出对第十实施方式的电子装置1或第十一实施方式的电子装置1j附加图9的初始化电路80时的布线的电路图。

在对具有递增部23i的电子装置1i、1j附加初始化电路80的情况下，向复位端子81输入的复位信号还被输入到判定信号延迟元件234的清除端子。因此，在从复位端子81输入的复位信号为低电平时，判定信号延迟元件被初始化为低电平。

[第十二实施方式]

图15是示出本公开的第十二实施方式所涉及的电子装置1k的电路图。本实施方式的电子装置1k是用于去除低电平的输入信号中出现的高电平方向的毛刺并且去除高电平的输入信号中出现的低电平方向的毛刺的装置。

电子装置1k具备：毛刺去除电路10d，其去除所输入的信号的毛刺；计数部20k，其对毛刺去除电路10d去除了毛刺的次数进行计数；以及电子装置控制部30，其进行基于计数部20k的计数数值的控制。

第十二实施方式的电子装置1k的毛刺去除电路10d与第五实施方式的电子装置1d的毛刺去除电路10d相同。第十二实施方式的电子装置1k的电子装置控制部30与第一实施方式的电子装置1的电子装置控制部30相同。

计数部20k具备：被输入输出信号的n级的输出信号延迟元件21；判定信号生成部22e，其生成表示毛刺去除电路10d是否去除了毛刺的判定信号；以及递增部23k，其基于判定信号生成部22e，来对去除了毛刺的次数进行计数。

本实施方式的计数部20k的判定信号生成部22e与第六实施方式的计数部20e的判定信号生成部22e相同。

递增部23k具备：第一判定信号延迟元件237，其锁存从判定信号生成部22e的判定AND电路222输出的第一判定信号；第一判定信号反相元件238，其将第一判定信号延迟元件237的输出反转；第一递增AND电路239，其输出从判定AND电路222输出的第一判定信号与第一判定信号反相元件238的输出的逻辑与；第一递增器232，每当第一递增AND电路239的输出为高电平时，该第一递增器232使计数递增；第二判定信号延迟元件240，其锁存从判定信号生成部22e的判定NOR电路223输出的第二判定信号；第二判定信号反相元件241，其将第二判定信号延迟元件240的输出反转；第二递增AND电路242，其输出从判定AND电路222输出的第二判定信号与第二判定信号反相元件241的输出的逻辑与；以及第二递增器233，每当第二递增AND电路242的输出为高电平时，该第二递增器233使计数递增。

第一递增器232对毛刺去除电路10d去除的低电平方向的毛刺的断定用的沿进行计数。第二递增器233对毛刺去除电路10d去除的高电平方向的毛刺的断定用的沿进行计数。

以上说明的第十二实施方式的电子装置1k利用递增部23k对被去除的低电平方向的毛刺的断定用的沿次数和被去除的高电平方向的毛刺的断定用的沿次数分别进行计数，因此能够更详细地掌握毛刺的产生状况。

[噪声去除系统]

以下，参照图16来说明本公开所涉及的噪声去除系统的实施方式。图16是示出本公开所涉及的噪声去除系统的一个实施方式的结构的框图。

噪声去除系统具备多个电子装置1以及与1个或多个电子装置1进行通信的信息处理装置2。

本实施方式的噪声去除系统中的电子装置1与第一实施方式的电子装置1相同。

信息处理装置2具备：信息处理装置通信部91，其通过与电子装置1的电子装置通信部60进行通信来接收去除了毛刺的次数(计数数值)；信息处理装置控制部92，其控制信息处理装置通信部91；以及信息处理装置存储部93，其记录信息处理装置通信部91接收到的计数数值。

信息处理装置通信部91能够设为与电子装置通信部60相同的例如具备以太网通信模块、无线通信模块等的结构。

信息处理装置控制部92能够设为具有进行由程序指示的动作的处理器(CPU)的结构。

信息处理装置存储部93能够设为具有存储器、硬盘驱动器等存储装置的结构。

在信息处理装置2中，信息处理装置控制部92经由信息处理装置通信部91获取由各电子装置1进行计数所得到的去除了毛刺的次数。信息处理装置控制部92使电子装置1的编号与该电子装置1的计数数值相关联地存储于信息处理装置存储部93。信息处理装置2也可以获取电子装置1的位置信息。位置信息既可以使用GPS等位置信息获取系统来获取，也可以基于预先设定的电子装置1的配置根据电子装置1的编号求出。

优选的是，定期地或在发生了致命错误的产生等规定的事件时，从各电子装置1获取计数数值以及向信息处理装置存储部93记录计数数值等。

信息处理装置控制部92也可以分析从电子装置1获取到的毛刺的去除次数。在毛刺去除次数的分析中，既可以将各电子装置1的毛刺去除次数用作按时间序列的数据，也可以利用电子装置1的位置信息。

信息处理装置2也可以还具备用于通知毛刺的去除次数的分析结果的监视器等分析结果通知部。另外，信息处理装置也可以经由信息处理装置通信部91将毛刺的去除次数的分析结果向电子装置1或其它机器发送。

根据以上说明的本公开的一个实施方式的噪声去除系统，起到以下说明的效果。

以上说明的本公开的一个实施方式的噪声去除系统具备电子装置1和信息处理装置2，该信息处理装置2从电子装置1接收计数数值，并记录所接收到的计数数值。由此，能够获取1个或多个电子装置1去除了毛刺噪声的次数，并且综合地掌握毛刺的产生状况。

以上，说明了本公开的电子装置的优选的各实施方式，但是本公开不限于上述的实施方式，能够进行适当的变更。

例如，在上述实施方式中，说明了原信号延迟元件12为D触发器，但是不限于此。原信号延迟元件12也可以是JK型触发器。

Claims (15)

1.一种电子装置，具有去除信号中包含的毛刺的功能，该电子装置具备：

毛刺去除电路，其去除所输入的信号的毛刺；以及

计数部，其对去除了毛刺的次数进行计数。

2.根据权利要求1所述的电子装置，其中，

所述毛刺去除电路具备：

被输入原信号的n级的原信号延迟元件，所述n为1以上的整数；以及

输出信号生成部，其根据从所述原信号延迟元件输出的信号和原信号，来生成输出信号，

所述计数部具备：

被输入所述输出信号的n级的输出信号延迟元件；

判定信号生成部，其根据当前的输出信号、从所述输出信号延迟元件输出的信号以及从所述原信号延迟元件的最后级输出的信号，来生成表示是否去除了毛刺的判定信号；以及

递增部，其具有使去除了毛刺的次数递增并保持递增后的次数的递增器，基于所述判定信号使所述递增器进行递增。

3.根据权利要求2所述的电子装置，其中，

在当前的输出信号与从所有所述输出信号延迟元件输出的信号相等、且当前的输出信号与从所述原信号延迟元件的最后级输出的信号不相同的情况下，判定信号生成部生成成为表示去除了毛刺的值的判定信号。

4.根据权利要求2或3所述的电子装置，其中，

在所述判定信号是表示去除了毛刺的值且与上一次的判定信号的值不相同的情况下，所述递增部使去除了毛刺的次数递增。

5.根据权利要求2至4中的任一项所述的电子装置，

还具备初始化电路，该初始化电路在输入了复位信号的情况下，将所述原信号延迟元件、所述输出信号延迟元件以及所述递增部进行初始化。

6.根据权利要求2至5中的任一项所述的电子装置，其中，

所述输出信号生成部输出从各所述原信号延迟元件输出的信号与原信号的逻辑或。

7.根据权利要求2至5中的任一项所述的电子装置，其中，

所述输出信号生成部输出从各所述原信号延迟元件输出的信号与原信号的逻辑与。

8.根据权利要求2至5中的任一项所述的电子装置，其中，

所述输出信号生成部基于针对从n级的所述原信号延迟元件的各自输出的信号与原信号的逻辑或及逻辑与的逻辑异或，来生成输出信号。

9.根据权利要求8所述的电子装置，其中，

所述输出信号生成部还具备用于使逻辑或有效的第一开关和用于使逻辑与有效的第二开关。

10.根据权利要求1至9中的任一项所述的电子装置，还具备：

判断部，其判断所述计数部的计数数值是否超过了规定的阈值；以及

通知部，其通知所述计数部的计数数值超过了规定的阈值。

11.根据权利要求10所述的电子装置，其中，

所述通知部在画面上显示所述计数部的计数数值超过了规定的阈值。

12.根据权利要求10或11所述的电子装置，其中，

所述通知部将表示所述计数部的计数数值超过了规定的阈值的信息向外部发送。

13.根据权利要求1至12中的任一项所述的电子装置，

还具备记录部，该记录部定期地或在发生了规定的事件时将所述计数部的计数数值记录在日志中。

14.根据权利要求1至13中的任一项所述的电子装置，

还具备计数发送部，该计数发送部将所述计数部的计数数值向外部发送。

15.一种噪声去除系统，具备：

根据权利要求14所述的电子装置；以及

信息处理装置，其从所述电子装置接收计数数值，并记录所接收到的计数数值。

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