JP2019176327A - 電子装置 - Google Patents

Abstract

【課題】グリッチノイズを除去した回数を数え、その回数を記録することができる電子装置を提供すること。【解決手段】本発明に係る電子装置１は、信号に含まれるグリッチを除去する機能を有する電子装置１であって、入力された信号のグリッチを除去するグリッチ除去回路１０と、グリッチを除去した回数をカウントするカウント部２０と、を備える。【選択図】図１

Description

本発明は、信号に含まれるグリッチを除去した回数を計数可能な電子装置に関する。

電気回路において、正常なパルス幅より細いひげ状のパルスノイズをグリッチと呼ぶ。論理回路において、２つの入力信号が近接した時間に変化すると、出力にグリッチが発生することがある。これは、２つの信号の信号遅延時間を要因とする現象であり、レーシングと呼ばれる。

また、集積回路等において複数の出力端子が同時に同じ方向に変化するときに、近接する端子にグリッチが発生することがあり、これは同時スイッチングノイズと呼ばれる。別の例としては、並走する２つの信号がある場合、一方が変化した際に他方にグリッチが発生することがあり、これはクロストークと呼ばれる。このほかにも静電気放電や放射電磁界等様々な原因でグリッチが発生し得る。
これらのグリッチは、次段以降の論理回路に悪影響を及ぼすことがある。そこで、グリッチノイズを除去する回路が提案されている（例えば、特許文献１参照）。

特開２００９−２２５１５３号公報

特許文献１に記載されたグリッチ除去回路では、ｎ段のＤフリップフロップ回路に信号が入力されている。ｎ段のＤフリップフロップ回路のそれぞれの出力が一致する場合に、ｎ段のＤフリップフロップの最後段の出力が出力される。一方、ｎ段のＤフリップフロップ回路のそれぞれの出力が一致しない場合、グリッチノイズが発生したと判断される。そして、ｎ段のＤフリップフロップの最後段の前回の出力が維持されることで、グリッチノイズが除去される。

ところで、グリッチ除去回路で除去できないような大きなパルス幅のグリッチノイズが発生すると、致命的なエラーとなる。そこで、このような除去不可能な大きなパルス幅のグリッチノイズを発生させないようにすることが好ましい。信号へのグリッチノイズの発生の要因として、論理回路の設置環境、部品の不良（劣化）等が考えられる。また、除去不可能な大きなパルス幅のグリッチノイズが発生する前には、除去可能な小さなパルス幅のグリッチノイズが発生する可能性が考えられる。そこで、除去可能な小さなパルス幅のグリッチノイズが発生した段階で、このグリッチノイズを除去したことを記録することができれば好ましい。グリッチノイズを除去した回数を記録しておくことができればより好ましい。

本発明は、入力信号のグリッチノイズを除去した回数を数え、その回数を記録することができる電子装置を提供することを目的とする。

（１） 本発明は、入力信号に含まれるグリッチを除去した回数を数える電子装置（例えば、後述の「電子装置１」）であって、入力された信号のグリッチを除去するグリッチ除去回路（例えば、後述の「グリッチ除去回路１０」）と、グリッチを除去した回数をカウントするカウント部（例えば、後述の「カウント部２０」）と、を備える電子装置に関する。

（２） （１）に記載された電子装置において、前記カウント部のカウントされた回数が所定のしきい値を超えたか否かを判断する判断部（例えば、後述の「判断部４０」）と、前記カウント部のカウント数が所定のしきい値を超えたことを報知する報知部（例えば、後述の「報知部５０」）と、を更に備えてもよい。

（３） （１）又は（２）に記載された電子装置において、前記グリッチ除去回路は、原信号が入力されるｎ段（ｎは１以上の整数）の遅延素子（例えば、後述の「遅延素子１２」）と、前記遅延素子から出力される信号と原信号とから出力信号を生成する出力信号生成部（例えば、後述の「出力信号生成部１３」）と、を備え、前記カウント部は、前記遅延素子の最後段から出力される信号と前記出力信号生成部から出力される信号とを比較する比較部（例えば、後述の「比較部２１」）と、前記遅延素子の最後段から出力される信号とグリッチ除去後の信号とが異なる場合に、グリッチを除去した回数をインクリメントして保持するインクリメンタ（例えば、後述の「インクリメンタ２２」）と、を備えるのが好ましい。

（４） （３）に記載された電子装置において、前記遅延素子は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、前記出力信号生成部は、前記遅延素子のそれぞれから出力される信号と原信号との論理和を出力するのが好ましい。

（５） （３）に記載された電子装置において、前記遅延素子は、ローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、前記出力信号生成部は、前記遅延素子のそれぞれから出力される信号と原信号との論理積を出力するのが好ましい。

（６） （３）に記載された電子装置において、前記遅延素子は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性があり且つローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、前記出力信号生成部は、前記遅延素子のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて、出力信号を生成するのが好ましい。

（７） （６）に記載された電子装置において、前記出力信号生成部は、論理和を有効にする第１スイッチと、論理積を有効にする第２スイッチと、を更に備えるのが好ましい。

本発明によれば、入力信号のグリッチノイズを除去した回数を数え、その回数を記録することができる電子装置を提供することができる。

本発明の第１実施形態に係る電子装置を示す回路図である。 第１実施形態の電子装置の一例を示す回路図である。 第２実施形態の電子装置の一例を示す回路図である。 第３実施形態の電子装置の一例を示す回路図である。 第４実施形態の電子装置の一例を示す回路図である。

以下、本発明に係る電子装置１の各実施形態について、図１〜図５を参照して説明する。

［第１実施形態］
まず、本発明に係る電子装置１の第１実施形態について、図１及び図２を参照して説明する。
本実施形態に係る電子装置１は、グリッチを除去すると共に、信号に含まれるグリッチを除去した回数に基づいて報知する装置である。本実施形態における電子装置１は、ハイレベルの入力信号に載ったローレベル方向のグリッチノイズを除去する装置である。電子装置１は、図１に示すように、グリッチ除去回路１０と、カウント部２０と、判断部４０と、報知部５０と、を備える。なお、以下の説明では、「グリッチノイズ」及び「グリッチ」は、単に「グリッチ」として説明されることがある。

グリッチ除去回路１０は、入力された信号のグリッチを除去する回路である。グリッチ除去回路１０は、信号入力端子１１と、ｎ段（ｎは１以上の整数）の遅延素子１２と、出力信号生成部１３と、信号出力端子１４と、を備える。

信号入力端子１１は、外部デバイス（外部デバイスが備える回路、図示せず）に接続される端子である。信号入力端子１１は、外部デバイスから出力された信号の入力を受け付ける。信号入力端子１１は、例えば、外部デバイスの設置環境、部品の不良（劣化）等の影響によりグリッチを含む可能性のある信号の入力を受け付ける。なお、信号入力端子１１に入力される信号がグリッチ除去回路１０と非同期である場合、信号入力端子１１とグリッチ除去回路１０のあいだにシンクロナイザ（図示せず）と呼ばれる複数段（典型的には２段又は３段）のＤフリップフロップを挿入し、入力信号を同期化してもよい。以下、信号入力端子１１に入力される信号又はシンクロナイザ通過後の信号を「原信号」ともいう。

ｎ段の遅延素子１２は、原信号が入力される回路である。ｎ段の遅延素子１２のうち、１段目の遅延素子１２の入力端子は、信号入力端子１１に接続される。また、１段目の遅延素子１２の出力端子は、次段の遅延素子１２の入力端子に接続される。次段の遅延素子１２の出力端子は、次々段の遅延素子１２の入力端子に接続される。このようにして、ｎ段の遅延素子１２は、信号入力端子１１に対して直列に接続されて構成される。本実施形態において、ｎ段の遅延素子１２のそれぞれは、例えば、Ｄフリップフロップである。ｎ段の遅延素子１２のそれぞれには、同じ立ち上がりタイミングを含むクロック信号が入力される。１段目の遅延素子１２は、クロック信号の立ち上がり時に信号入力端子１１又はシンクロナイザの出力（原信号）をラッチする。また、２段目以降のｎ−１段の遅延素子１２のそれぞれは、クロック信号の立ち上がり時に前段の出力をラッチする。

出力信号生成部１３は、ｎ段の遅延素子１２のそれぞれから出力される信号と、原信号とから出力信号を生成する回路である。出力信号生成部１３の入力端子は、ｎ段の遅延素子１２の出力のそれぞれと、信号入力端子１１とに接続される。本実施形態において、出力信号生成部１３は、図２に示すように、論理和を出力するＯＲ回路１３１である。出力信号生成部１３は、ｎ段の遅延素子１２のそれぞれから出力される信号と、原信号との論理和を出力する。

信号出力端子１４は、グリッチ除去された信号を出力する端子である。信号出力端子１４は、出力信号生成部１３の出力端子に接続される。

以上のグリッチ除去回路１０によれば、ハイレベル信号である原信号が信号入力端子１１に入力される。ｎ段の遅延素子１２は、クロック信号の立ち上がりに合わせて、原信号又は前段の遅延素子１２の出力信号をラッチする。原信号は、出力信号生成部１３に出力される。また、遅延素子１２のそれぞれの出力は、出力信号生成部１３に出力される。

原信号にローレベル方向のグリッチが含まれない場合、ＯＲ回路１３１である出力信号生成部１３には、原信号として１（ハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）、以下「ハイレベル」と記載することがある）が入力される。また、出力信号生成部１３には、遅延素子１２のそれぞれの出力としてハイレベルが入力される。これにより、出力信号生成部１３は、ハイレベルを出力する。

一方、原信号にローレベル方向のグリッチが含まれる場合、ＯＲ回路１３１である出力信号生成部１３には、原信号として０（ローレベル（Ｌｏｗ Ｌｅｖｅｌ）、以下「ローレベル」と記載することがある）が入力される。また、出力信号生成部１３には、遅延素子１２のそれぞれの出力として既にラッチされているハイレベルが入力される。これにより、出力信号生成部１３は、ハイレベルを出力する。

グリッチがクロックの立ち上がりに重なりセットアップ時間とホールド時間を満足する十分なパルス幅がある場合、１段目の遅延素子１２は、クロックの立ち上がりによりローレベルをラッチする。このとき、次のクロックの立ち上がりにおいて、２段目の遅延素子１２は、１段目の遅延素子１２の出力であるローレベルをラッチする。次のクロックの立ち上がりにおいて、３段目の遅延素子１２は、２段目の遅延素子１２の出力であるローレベルをラッチする。このようにして、ｎ段目の遅延素子１２は、クロック信号の立ち上がりのｎ回目において、ローレベルをラッチする。しかしながら、他の遅延素子１２がハイレベルをラッチしているため、出力信号生成部１３は、ハイレベルを出力する。

出力信号生成部１３は、原信号がローレベルであり、ｎ段の遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。これにより、出力信号生成部１３は、原信号にローレベルがｎ＋１回続かない限り、ハイレベルを出力する。これにより、グリッチ除去回路１０は、クロックｎ周期前後までの幅のローレベル方向のグリッチを除去することができる。

カウント部２０は、グリッチを除去した回数をカウントする回路である。カウント部２０は、比較部２１と、インクリメンタ２２と、を備える。

比較部２１は、ｎ段目の遅延素子１２からの出力と、出力信号生成部１３からの出力とを比較する回路である。換言すると、比較部２１は、遅延素子１２の最後段の出力と、出力信号生成部１３からの出力とを比較する回路である。比較部２１は、例えば、排他的論理和（ＸＯＲ）回路で構成される。カウント部２０の入力端子（すなわち比較部２１の入力端子）には、遅延素子１２の最後段の出力端子と、出力信号生成部１３の出力端子とが接続される。比較部２１は、遅延素子１２の最後段の出力と、出力信号生成部１３の出力とが異なる場合に、ハイレベルを出力する。

インクリメンタ２２は、グリッチを除去した回数をインクリメント（カウント）する回路である。インクリメンタ２２は、例えば、加算器とレジスタとにより構成される。インクリメンタ２２の入力端子は、比較部２１の出力端子に接続される。また、インクリメンタ２２の出力端子は、バス３０等を介して、後述する判断部４０に接続される。比較部２１からハイレベルが出力された場合、インクリメンタ２２はレジスタに格納されているグリッチを除去した回数に＋１（インクリメント）する。すなわち、インクリメンタ２２は、遅延素子１２の最後段から出力される信号と、出力信号生成部１３から出力される信号とが異なる場合に、グリッチを除去した回数をインクリメントする。

判断部４０は、プロセッサ（ＣＰＵ）の動作により実現されてもよい。判断部４０は、グリッチを除去した回数が所定のしきい値（閾値）を超えたか否かを判断する。具体的には、判断部４０は、インクリメンタ２２が保持する、グリッチを除去した回数と、所定のしきい値とを比較する。グリッチを除去した回数が所定のしきい値を超えている場合、判断部４０は、報知部５０に報知をさせる。なお、所定のしきい値とは、予め任意に設定される非負整数である。

報知部５０は、例えば、モニタ等の表示装置、音声を発生する再生装置、点灯する光源等の出力装置である。報知部５０は、表示、音声の発生、光源の点灯により報知可能である。報知部５０は、カウントされた回数が所定のしきい値を超えたことを報知する。報知部５０は、例えば、判断部４０による制御により、報知する。報知の代表的な形態は警告である。

〔電子装置の動作〕
次に、本実施形態における電子装置１の動作について説明する。
信号入力端子１１にハイレベルが入力され、グリッチ除去回路１０によってグリッチが除去されていない場合、比較部２１には、遅延素子１２の最後段からハイレベルが入力される。また、比較部２１には、出力信号生成部１３からハイレベルが入力される。これにより、比較部２１は、インクリメンタ２２に０（ローレベル）を出力する。インクリメンタ２２は、比較部２１からのローレベルの入力により、グリッチを除去した回数をインクリメントしない。

グリッチ除去回路１０によってグリッチが除去された場合、比較部２１には、遅延素子１２の最後段からローレベルが入力される。また、比較部２１には、出力信号生成部１３からハイレベルが入力される。これにより、比較部２１は、インクリメンタ２２にハイレベルを出力する。インクリメンタ２２は、比較部２１からのハイレベルの入力により、グリッチを除去した回数をインクリメントする。

グリッチが複数のクロックの立ち上がりに跨る場合、最後段の遅延素子１２は、クロックの複数の立ち上がりに跨ってローレベルを出力し続ける。グリッチがクロックの複数の立ち上がりに跨る場合であっても、比較部２１は、ハイレベルを出力し続ける。これにより、グリッチが複数のクロックの立ち上がりに跨る場合、インクリメンタ２２は、カウント情報を複数回インクリメントする。したがって、グリッチの幅が大きい場合、インクリメンタ２２は１以上増えることになる。

判断部４０は、インクリメンタ２２が保持する、グリッチを除去した回数について、所定のしきい値を超えているか否かを判断する。グリッチを除去した回数が所定のしきい値を超えている場合、判断部４０は、報知部５０に報知させる。

以上説明した第１実施形態の電子装置１によれば、以下のような効果を奏する。
（１）電子装置１は、信号に含まれるグリッチを除去する機能を有する電子装置１であって、入力された信号のグリッチを除去するグリッチ除去回路１０と、グリッチを除去した回数をカウントするカウント部２０と、を備える。これにより、入力信号のグリッチノイズを除去した回数を数え、その回数を記録することができる。これにより、電子装置１のグリッチを除去した回数を後に確認することができる。例えば、電子装置１の出荷試験において、グリッチを除去した回数を確認することができる。これにより、グリッチを除去した回数が０以外であれば、その電子装置１の個体をリジェクトすることができる。また、基板開発時又は装置開発時に、ノイズを印加した試験を行うことで、基板又は装置の耐ノイズ性を評価することができる。グリッチを除去した回数が少なければ、基板又は装置の耐ノイズ性が高い（良い設計）と言える。逆に、グリッチを除去した回数が多ければ、基板又は装置の耐ノイズ性が低い（悪い設計）と言える。このようにして、基板又は装置の設計の改善に役立てることができる。

（２）電子装置１は、カウント部２０のカウント数が所定のしきい値を超えたか否かを判断する判断部４０と、カウント部２０のカウント数が所定のしきい値を超えたことを報知する報知部５０と、を更に備える。これにより、グリッチが所定回数を超えた場合に報知することができる。グリッチ除去不能な大きなグリッチが入力される前に報知することができるので、グリッチによるエラーの発生前に改善を促すことができる。

（３）グリッチ除去回路１０は、原信号が入力されるｎ段（ｎは１以上の整数）の遅延素子１２と、遅延素子１２から出力される信号と原信号とから出力信号を生成する出力信号生成部１３と、を備える。カウント部２０は、遅延素子１２の最後段から出力される信号と出力信号生成部１３から出力される信号とを比較する比較部２１と、遅延素子１２の最後段から出力される信号とグリッチ除去後の信号とが異なる場合に、グリッチを除去した回数をインクリメントして保持するインクリメンタ２２と、を備える。これにより、グリッチを除去できる回路に対して、グリッチを除去した回数をカウントする回路を接続することができる。

（４）遅延素子１２は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３は、遅延素子１２のそれぞれから出力される信号と原信号との論理和を出力する。これにより、遅延素子１２の全ての出力及び原信号がハイレベルでない場合以外には、出力信号生成部１３は、ハイレベルを出力する。したがって、グリッチのパルス幅が複数のクロックの立ち上がりに跨る場合であっても、グリッチを除去することができる。

［第２実施形態］
次に、本発明の第２実施形態に係る電子装置１について、図３を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る電子装置１は、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去する装置である。

第２実施形態に係る電子装置１は、原信号がローレベルであるときにグリッチを含む可能性がありそれを除去する必要がある点で第１実施形態と異なる。第２実施形態に係る電子装置１は、出力信号生成部１３が、図３に示すように、論理積を出力するＡＮＤ回路１３２である点で第１実施形態と異なる。

〔電子装置の動作〕
次に、本実施形態における電子装置１による動作を説明する。
ローレベルの原信号が信号入力端子１１に入力される。原信号にハイレベル方向のグリッチが含まれない場合、ＡＮＤ回路１３２である出力信号生成部１３には、原信号としてローレベルが入力される。また、出力信号生成部１３には、遅延素子１２のそれぞれの出力としてローレベルが入力される。これにより、出力信号生成部１３は、ローレベルを出力する。

一方、原信号にハイレベル方向のグリッチが含まれる場合、ＡＮＤ回路１３２である出力信号生成部１３には、原信号としてハイレベルが入力される。また、出力信号生成部１３には、遅延素子１２のそれぞれの出力として既にラッチされているローレベルが入力される。これにより、出力信号生成部１３は、ローレベルを出力する。

グリッチがクロックの立ち上がりに重なりセットアップ時間とホールド時間を満足する場合、１段目の遅延素子１２は、クロックの立ち上がりによりハイレベルをラッチする。次のクロックの立ち上がりにおいて、２段目の遅延素子１２は、１段目の遅延素子１２の出力であるハイレベルをラッチする。次のクロックの立ち上がりにおいて、３段目の遅延素子１２は、２段目の遅延素子１２の出力であるハイレベルをラッチする。このようにして、ｎ段目の遅延素子１２は、クロック信号の立ち上がりのｎ回目において、ハイレベルをラッチする。しかしながら、他の遅延素子１２がローレベルをラッチしていることで、出力信号生成部１３は、ローレベルを出力する。

出力信号生成部１３は、原信号がハイレベルであり、ｎ段の遅延素子１２の全てがハイレベルをラッチしていない限り、ローレベルを出力する。これにより、出力信号生成部１３は、原信号にハイレベルがｎ＋１回続かない限り、ローレベルを出力する。これにより、グリッチ除去回路１０は、クロックｎ周期前後までの幅のグリッチを除去することができる。

グリッチ除去回路１０によってグリッチが除去されていない場合、比較部２１には、遅延素子１２の最後段からローレベルが入力される。また、比較部２１には、出力信号生成部１３からローレベルが入力される。これにより、比較部２１は、インクリメンタ２２にローレベルを出力する。インクリメンタ２２は、比較部２１からのローレベルの入力により、グリッチを除去した回数をインクリメントしない。

グリッチ除去回路１０によってグリッチが除去された場合、比較部２１には、遅延素子１２の最後段からハイレベルが入力される。また、比較部２１には、出力信号生成部１３からローレベルが入力される。これにより、比較部２１は、インクリメンタ２２にハイレベルを出力する。インクリメンタ２２は、比較部２１からのハイレベルの入力により、グリッチを除去した回数をインクリメントする。

グリッチが複数のクロックの立ち上がりに跨る場合、遅延素子１２の最後段の出力は、クロックの複数の立ち上がりに跨ってハイレベルを出力し続ける。グリッチがクロックの複数の立ち上がりに跨る場合、比較部２１は、ハイレベルを出力し続ける。これにより、グリッチがクロックの複数の立ち上がりに跨る場合、インクリメンタ２２は、カウント情報を複数回インクリメントする。したがって、グリッチの幅が大きい場合、インクリメンタ２２は１以上増えることになる。

以上説明した第２実施形態の電子装置１によれば、上記（１）〜（３）の効果に加え、以下のような効果を奏する。

（５）遅延素子１２は、ローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３は、遅延素子１２のそれぞれから出力される信号と原信号との論理積を出力する。これにより、遅延素子１２の出力及び原信号がローレベルでない場合以外には、ハイレベルが出力される。したがって、遅延素子１２の全ての出力及び原信号がローレベルでない場合以外には、出力信号生成部１３は、ローレベルを出力する。したがって、グリッチのパルス幅が複数のクロックの立ち上がりに跨る場合であっても、グリッチを除去することができる。

［第３実施形態］
次に、本発明の第３実施形態に係る電子装置１について、図４を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る電子装置１は、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

第３実施形態に係る電子装置１は、出力信号生成部１３が、遅延素子１２のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて出力信号を生成する点で、第１及び第２実施形態と異なる。具体的には、第３実施形態に係る電子装置１は、出力信号生成部１３が、ＯＲ回路１３１と、ＡＮＤ回路１３２と、ＸＯＲ回路１３３と、遅延素子１３４と、セレクタ１３５と、を備える点で第１実施形態及び第２実施形態と異なる。

ＯＲ回路１３１の入力端子は、第１実施形態と同様に接続される。ＡＮＤ回路１３２の入力端子は、第２実施形態と同様に接続される。

ＸＯＲ回路１３３の入力端子は、ＯＲ回路１３１の出力及びＡＮＤ回路１３２の出力端子に接続される。ＸＯＲ回路１３３の出力端子は、セレクタ１３５に接続される。

遅延素子１３４は、例えば、Ｄフリップフロップである。遅延素子１３４の入力端子は、セレクタ１３５の出力に接続される。遅延素子１３４の出力端子は、セレクタ１３５に接続される。

セレクタ１３５は、信号出力端子１４の前段に配置される。セレクタ１３５の一方の入力端子は、信号入力端子１１に接続される。セレクタ１３５の他方の入力端子は、遅延素子１３４の出力端子に接続される。セレクタ１３５の選択制御端子は、ＸＯＲ回路１３３の出力端子に接続される。セレクタ１３５の出力端子は、信号出力端子１４、遅延素子１３４、及び比較部２１のそれぞれの入力端子に接続される。

〔電子装置の動作〕
次に、本実施形態における電子装置１の動作について説明する。
（原信号がグリッチを含む可能性のあるハイレベル信号である場合）
ＯＲ回路１３１は、原信号がローレベルであり、ｎ段の遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。これにより、ＯＲ回路１３１は、原信号にローレベルがｎ＋１回続かない限り、ハイレベルを出力する。このとき、ＡＮＤ回路１３２は、原信号がハイレベルであり、ｎ段の遅延素子１２の全てがハイレベルをラッチしている限り、ハイレベルを出力する。一方、ＡＮＤ回路１３２は、ｎ段の遅延素子１２の一部がローレベルをラッチしていると、ローレベルを出力する。

ＡＮＤ回路１３２及びＯＲ回路１３１が共にハイレベルを出力している場合、ＸＯＲ回路１３３は、セレクタ１３５にローレベルを出力する。一方、ＡＮＤ回路１３２がローレベルを出力している場合、ＸＯＲ回路１３３は、セレクタ１３５にハイレベルを出力する。

ＸＯＲ回路１３３からローレベルが出力されている場合、セレクタ１３５は、信号出力端子１４に原信号であるハイレベルを出力する。一方、ＸＯＲ回路１３３からハイレベルが出力されている場合、遅延素子１３４にラッチされている１クロック前のセレクタ１３５の出力であるハイレベルを出力する。これにより、ハイレベル信号に含まれるローレベル方向のグリッチを除去することができる。

（原信号がグリッチを含む可能性のあるローレベル信号である場合）
ＯＲ回路１３１は、原信号がハイレベルであるか、ｎ段の遅延素子１２のいずれかがハイレベルをラッチしていない限り、ローレベルを出力する。このとき、ＡＮＤ回路１３２は、原信号がローレベルであり、ｎ段の遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。これにより、ＡＮＤ回路１３２は、原信号にハイレベルがｎ＋１回続かない限り、ローレベルを出力する。

ＡＮＤ回路１３２及びＯＲ回路１３１が共にローレベルを出力している場合、ＸＯＲ回路１３３は、セレクタ１３５にローレベルを出力する。一方、ＯＲ回路１３１がハイレベルを出力している場合、ＸＯＲ回路１３３は、セレクタ１３５にハイレベルを出力する。

ＸＯＲ回路１３３からローレベルが出力されている場合、セレクタ１３５は、信号出力端子１４に原信号であるハイレベルを出力する。一方、ＸＯＲ回路１３３からハイレベルが出力されている場合、遅延素子１３４にラッチされている１クロック前のセレクタ１３５の出力であるハイレベルを出力する。これにより、ローレベル信号に含まれるハイレベル方向のグリッチを除去することができる。

以上説明した第３実施形態の電子装置１によれば、上記（１）〜（３）の効果に加え、以下のような効果を奏する。

（６）遅延素子１２は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性があり且つローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３は、遅延素子１２のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて、出力信号を生成する。これにより、原信号がハイレベル信号であっても、グリッチを除去することができる。また、信号出力端子１４に出力される信号と、遅延素子１２の最後段の出力とを比較することで、グリッチを除去した回数をカウントすることができる。したがって、電子装置１の汎用性を向上することができる。

［第４実施形態］
次に、本発明の第４実施形態に係る電子装置１について、図５を参照して説明する。第４実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第４実施形態に係る電子装置１は、出力信号生成部１３が、論理和を有効にする第１スイッチ１３８と、論理積を有効にする第２スイッチ１３９と、を更に備える点で第３実施形態と異なる。また、第４実施形態に係る電子装置１は、出力信号生成部１３が、セレクタ１３６，１３７を更に備える点で、第３実施形態と異なる。

第１スイッチ１３８は、セレクタ１３６に接続される。第１スイッチ１３８が有効（ハイレベル）のとき、ＯＲ回路１３１の出力がセレクタ１３６の出力となる。一方、第１スイッチ１３８が無効（ローレベル）のとき、セレクタ１３６は原信号を出力する。

第２スイッチ１３９は、セレクタ１３７に接続される。第２スイッチ１３９が有効（ハイレベル）のとき、ＡＮＤ回路１３２の出力がセレクタ１３７の出力となる。一方、第２スイッチ１３９が無効（ローレベル）のとき、セレクタ１３７は原信号を出力する。

第１スイッチ１３８が有効（ハイレベル）且つ第２スイッチ１３９が有効（ハイレベル）のとき、電子装置１は、第３実施形態と等価な回路となり、ハイレベル方向のグリッチとローレベル方向のグリッチを除去する。
第１スイッチ１３８が無効（ローレベル）且つ第２スイッチ１３９が有効（ハイレベル）のとき、電子装置１は、第２実施形態と同様にハイレベル方向のグリッチを除去する。
第１スイッチ１３８が有効（ハイレベル）且つ第２スイッチ１３９が無効（ローレベル）のとき、電子装置１は、第１実施形態と同様にローレベル方向のグリッチを除去する。
第１スイッチ１３８が無効（ローレベル）且つ第２スイッチ１３９が無効（ローレベル）のとき、セレクタ１３６が原信号を出力し、セレクタ１３７も原信号を出力するので、ＸＯＲ回路１３３の出力は常にローレベルとなり、セレクタ１３５は常に原信号を出力する。すなわち、この場合グリッチを一切除去しない。なお、この場合、グリッチが除去されないにもかかわらず、インクリメンタ２２がインクリメントされ得る。その対策としては、判断部４０で無視する、あるいはインクリメンタ２２への入力をマスクする、もしくはインクリメンタ２２のクロックを止める、といった方法が考えられるが、本願では詳述しない。
以上のように、１つのグリッチ除去回路に対して、第１スイッチ１３８及び第２スイッチ１３９の設定によって、４つの動作モードが選択され得る。

以上説明した第４実施形態の電子装置１によれば、上記（１）〜（３）及び（６）の効果に加え、以下のような効果を奏する。

（７）出力信号生成部１３は、論理和を有効にする第１スイッチ１３８と、論理積を有効にする第２スイッチ１３９と、を更に備える。これにより、選択的に原信号のグリッチを除去することができる。したがって、電子装置１の汎用性を向上することができる。

以上、本発明の電子装置の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

例えば、上記実施形態において、遅延素子１２はＤフリップフロップで説明されたが、これに制限されない。遅延素子１２は、ＪＫ型フリップフロップであってもよい。なお、Ｄフリップフロップやインクリメンタ２２にはクロック信号が入力されるが、本願の図では見やすさのため省略している。

また、上記実施形態において、報知部５０は、モニタ等の表示装置、音声を発生する再生装置、点灯する光源等の出力装置として説明されたが、これに制限されない。報知部５０は、通信路（図示せず）を経由してサーバ等の情報処理装置（図示せず）に報知する情報を送信することで、情報処理装置に報知してもよい。

１ 電子装置
１０ グリッチ除去回路
１２ 遅延素子
１３ 出力信号生成部
２０ カウント部
２１ 比較部
２２ インクリメンタ
４１ カウント格納部
４０ 判断部
５０ 報知部
１３８ 第１スイッチ
１３９ 第２スイッチ

Claims (7)

1. 信号に含まれるグリッチを除去する機能を有する電子装置であって、
   入力された信号のグリッチを除去するグリッチ除去回路と、
   グリッチを除去した回数をカウントするカウント部と、
   を備える電子装置。
2. 前記カウント部のカウント数が所定のしきい値を超えたか否かを判断する判断部と、
   前記カウント部のカウント数が所定のしきい値を超えたことを報知する報知部と、
   を更に備える請求項１に記載の電子装置。
3. 前記グリッチ除去回路は、
   原信号が入力されるｎ段（ｎは１以上の整数）の遅延素子と、
   前記遅延素子から出力される信号と原信号とから出力信号を生成する出力信号生成部と、
   を備え、
   前記カウント部は、
   前記遅延素子の最後段から出力される信号と前記出力信号生成部から出力される信号とを比較する比較部と、
   前記遅延素子の最後段から出力される信号とグリッチ除去後の信号とが異なる場合に、グリッチを除去した回数をインクリメントして保持するインクリメンタと、
   を備える請求項１又は２に記載の電子装置。
4. 前記遅延素子は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、
   前記出力信号生成部は、前記遅延素子のそれぞれから出力される信号と原信号との論理和を出力する請求項３に記載の電子装置。
5. 前記遅延素子は、ローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、
   前記出力信号生成部は、前記遅延素子のそれぞれから出力される信号と原信号との論理積を出力する請求項３に記載の電子装置。
6. 前記遅延素子は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性があり且つローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、
   前記出力信号生成部は、ｎ段の前記遅延素子のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて、出力信号を生成する請求項３に記載の電子装置。
7. 前記出力信号生成部は、論理和を有効にする第１スイッチと、論理積を有効にする第２スイッチと、を更に備える請求項６に記載の電子装置。

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