KR20070038898A - 시리얼 데이터 입력 시스템 - Google Patents

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KR20070038898A
KR20070038898A KR1020060097551A KR20060097551A KR20070038898A KR 20070038898 A KR20070038898 A KR 20070038898A KR 1020060097551 A KR1020060097551 A KR 1020060097551A KR 20060097551 A KR20060097551 A KR 20060097551A KR 20070038898 A KR20070038898 A KR 20070038898A
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KR1020060097551A
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데쯔야 도꾸나가
히로유끼 아라이
다께시 기무라
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산요덴키가부시키가이샤
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Abstract

본 발명은 소비 전류의 증가 및 전원 노이즈의 증가를 억제함과 함께, 클럭 스큐 방지 대책을 용이하게 한다. 시리얼 전송되는 표시 데이터를 클럭 SCL에 동기해서 시프트하는 시프트 레지스터(31)와, 클럭 SCL을 카운트하고, 그 카운트수가 8, 16, 24로 된 때에, 대응하는 클럭 카운트 신호 BIT08, BIT16, BIT24를 출력하는 데이터 입력 클럭 카운터(40)와, 클럭 카운트 신호 BIT08, BIT16, BIT24에 따라, 시프트 레지스터(31)에서 유지된 데이터가 패러렐로 일괄 저장되는 레지스터(32A, 32B, 32C)를 구비한다.
지연 회로, 시트프 레지스터, NOR 회로, 마이크로컴퓨터, 인버터

Description

시리얼 데이터 입력 시스템{SERIAL DATA INPUT SYSTEM}
도 1은 본 발명의 제1 실시예에 따른 시리얼 데이터 입력 시스템의 블록도.
도 2는 도 1의 인터페이스 회로의 회로도.
도 3은 도 1의 시리얼 데이터 입력 레지스터의 회로도.
도 4는 본 발명의 제1 실시예에 따른 시리얼 데이터 입력 시스템의 동작 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 시리얼 데이터 입력 시스템의 블록도.
도 6은 도 5의 시리얼 데이터 입력 레지스터의 회로도.
도 7은 본 발명의 제2 실시예에 따른 시리얼 데이터 입력 시스템의 동작 타이밍.
도 8은 본 발명의 제3 실시예에 따른 시리얼 데이터 입력 시스템의 블록도.
도 9는 도 8의 레지스터 클럭 발생 회로의 회로도.
도 10은 본 발명의 제3 실시예에 따른 시리얼 데이터 입력 시스템의 제1 동작 타이밍도.
도 11은 본 발명의 제3 실시예에 따른 시리얼 데이터 입력 시스템의 제2 동작 타이밍도.
도 12는 종래예에 따른 시리얼 데이터 입력 시스템의 블록도.
도 13은 도 12의 시리얼 데이터 입력 레지스터의 회로도.
도 14는 종래예에 따른 시리얼 데이터 입력 시스템의 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10: 인터페이스 회로
11, 15D, 34A, 34B, 34C, 54A, 54B, 54C: AND 회로: AND 회로
12: 데이터 레지스터 클럭 송출 회로
13: CCB 어드레스 시프터
14: CCB 어드레스 디코더
15: 칩 인에이블 검출 회로
15A, 53A, 81A: 지연 회로
15B, 53B, 81B: 인버터
15C: OR 회로
16: 어드레스 조회 신호 레지스터
20, 30, 50: 시리얼 디코더 입력 레지스터
21~24: 시프트 레지스터군
31, 51: 시프트 레지스터
32A, 32B, 32C, 52A, 52B, 52C: 레지스터
40: 데이터 입력 클럭 카운터
53: 래치 펄스 발생 회로
53C, 81C: NOR 회로
60: 표시 데이터 레지스터
70: 컨트롤 데이터 레지스터
80: 레지스터 클럭 발생 회로
81: 펄스 발생 회로
A0~A7: 어드레스 데이터
BIT08, BIT16, BIT24, BIT20, BIT28: 클럭 카운트 신호
CE: 칩 인에이블
CL, SCL: 클럭
D0~D31, SDI: 표시 데이터
DI: 데이터
EN: 인에이블 신호
ENDP: 펄스 신호
LCK20, LCK28: 레지스터 클럭 신호
SCLP: 래치 펄스 신호
[특허 문헌 1] 일본 특개 2005-94694호 공보
본 발명은, 외부 회로로부터 시리얼 전송되어 오는 데이터를 입력해서 유지 하는 시리얼 데이터 입력 시스템에 관한 것이다.
종래, 디지털 카메라 등에서는, 마이크로컴퓨터 등의 외부 회로로부터 시리얼 전송되어 오는 표시 데이터를 입력해서 유지하는 시리얼 데이터 입력 시스템을 구비하고 있다. 도 12는, 그와 같은 시리얼 데이터 입력 시스템의 블록도이다. 이 시리얼 데이터 입력 시스템은, 인터페이스 회로(10)와 시리얼 데이터 입력 레지스터(20)를 구비하고 있다.
인터페이스 회로(10)에는, 마이크로컴퓨터로부터 클럭 CL에 동기해서 시리얼 전송되는 데이터 DI(표시 데이터 SDI 및, 이 표시 데이터 SDI에 앞서 클럭 CL에 동기해서 시리얼 전송되는 8비트의 어드레스 데이터 A0∼A7), 클럭 CL 및 칩 인에이블 신호 CE가 입력된다.
그리고, 인터페이스 회로(10)는 상기 어드레스 데이터 A0∼A7과 인터페이스 회로(10) 내에 미리 기억된 IC 고유 어드레스 데이터가 일치한 경우에만, 상기 표시 데이터 SDI 및 클럭 CL을 그대로 송출한다. 이하, 인터페이스 회로(10)로부터 송출되는 클럭 CL을 클럭 SCL이라고 부르는 것으로 한다.
시리얼 데이터 입력 레지스터(20)는, 인터페이스 회로(10)부터 송출된 클럭SCL에 동기해서 인터페이스 회로(10)로부터 송출된 표시 데이터 SDI를 시프트한다. 이 시리얼 데이터 입력 레지스터(20)는, 도 13에 도시한 바와 같이, 각각이 8개의 D-FF 회로(지연 플립 플롭 회로)로 구성된 4개의 시프트 레지스터군(21, 22, 23, 24)을 시리얼 접속해서 구성되어 있다. 그리고, 모든 D-FF 회로에 클럭 SCL이 인가되어 있다.
상술한 시리얼 데이터 입력 시스템의 동작에 대해, 도 14의 타이밍도를 참조하여 설명한다. 마이크로컴퓨터로부터 시리얼 전송되어 온 어드레스 데이터 A0∼A7과 IC 고유 어드레스 데이터가 일치하고, 또한, 칩 인에이블 신호 CE가 하이로 상승하면, 인터페이스 회로(10)로부터 클럭 SCL이 출력되고, 이 클럭 SCL의 상승에 동기해서 32비트의 표시 데이터 D0∼D31이 시리얼 데이터 입력 레지스터(20)의 시프트 레지스터군(21∼24)에 순서대로 입력되어, 시프트되어 간다. SD31∼SD0은 시프트 레지스터군(21∼24)을 구성하고 있는 각 D-FF 회로의 Q단자에 유지되어 있는 출력 데이터이다. 이와 같이 하여, 32비트의 표시 데이터 D0∼D31이 시리얼 데이터 입력 레지스터(20)에 입력된다. 인터페이스 회로(10)에 대해서는, 특허 문헌 1에 기재되어 있다.
그러나, 시리얼 데이터 입력 레지스터(20)에서는, 4개의 시프트 레지스터 군(21, 22, 23, 24)이 시리얼 접속되어, 모든 D-FF 회로에 클럭 SCL이 인가되어 있기 때문에, 표시 데이터 D0∼D31이 시리얼 입력되면, 클럭 SCL의 1클럭마다, 모든 D-FF 회로에 데이터 재기입를 위한 관통 전류가 흐르게 된다. 따라서, 시리얼 데이터 입력 레지스터(20)의 비트수(D-FF 회로의 수)가 많아질수록, 각 D-FF 회로의 전원-그라운드 사이에 흐르는 관통 전류가 증가하여, 결과적으로 시스템 전체의 소비 전력이 증가된다고 하는 문제가 있었다. 또한, 그러한 관통 전류가 증가하면, 전원 노이즈도 증가되기 때문에, EMC 대책에 많은 노력을 들일 필요가 있었다.
또한, 시리얼 데이터 입력 레지스터(20)의 비트수가 증가하면, IC칩 상에 배 치되는 D-FF 회로의 수가 증가하고, 각 D-FF 회로 간을 접속하는 배선도 증가하기 때문에, 각 D-FF 회로에 입력되는 클럭 SCL간에서의 지연 시간의 차가 발생하기 쉬워져, DFF 회로가 오동작할 우려가 있다. 그 때문에, 클럭 스큐 방지 대책에 많은 시간을 들일 필요가 있었다.
본 발명의 시리얼 데이터 입력 시스템은, 시리얼 전송되는 데이터를 클럭에 동기해서 시프트하는 제1 레지스터와, 상기 클럭을 카운트하여, 제1 카운트수로 될 때에 제1 클럭 카운트 신호를 출력하는 클럭 카운터와, 상기 제1 클럭 카운트 신호에 따라, 상기 제1 레지스터에 의해 시프트되고, 또한, 유지된 데이터 펄스에 일괄 저장되는 제2 레지스터를 구비하는 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 시리얼 데이터 입력 시스템에 대해 설명한다. 도 1은 이 시리얼 데이터 입력 시스템의 블록도이다. 시리얼 데이터 입력 시스템은, 인터페이스 회로(10) 시리얼 데이터 입력 레지스터(30) 및 데이터 입력 클럭 카운터(40)를 구비하고 있다.
인터페이스 회로(10)에는, 기본적으로는 도 12의 인터페이스 회로(10)와 마찬가지로, 마이크로컴퓨터로부터 클럭 CL에 동기해서 시리얼 전송되는 데이터 DI(표시 데이터 SDI 및, 이 표시 데이터 SDI에 앞서 클럭 CL에 동기해서 시리얼 전송되는 8비트의 어드레스 데이터 A0~A7), 클럭 CL 및 칩 인에이블 신호 CE가 입력된다. 그리고, 인터페이스 회로(10)는, 상기 어드레스 데이터 A0~A7과 인터페이스 회로(10) 내에 미리 기억된 IC 고유 어드레스 데이터가 일치한 경우에만, 상기 표시 데이터 SDI 및 클럭 CL을 그대로 송출한다. 이하, 인터페이스 회로(10)로부터 송출되는 클럭 CL을 클럭 SCL이라 부르기로 한다.
이 인터페이스 회로(10)의 구체적인 회로 구성은, 도 2에 도시한 바와 같이, 클럭 SCL에 동기해서 시리얼 전송되어 오는 어드레스 데이터 A0~A7을 수취하고, 이것을 유지하는 CCB 어드레스 레지스터(13)(CCB는 Computer　Control　Bus의 약자), CCB 어드레스 레지스터(13)에 유지된 어드레스 데이터 A0~A7을 해독하고, 이 해독된 어드레스 데이터 A0~A7과 IC에 미리 설정된 IC 고유 어드레스와 일치하는지의 여부를 대조하여, 어드레스 대조 신호(대조된 경우에는 하이로 되는 신호)를 발생하는 CCB 어드레스 디코더(14), 칩 인에이블 신호 CE의 상승 및 하강을 검출하는 칩 인에이블 검출 회로(15), 칩 인에이블 신호 CE의 상승에 동기해서 어드레스 대조 신호를 수신해서 유지하고, 그 하강에 동기해서 리세트되는 플립 플롭으로 이루어지는 어드레스 대조 신호 레지스터(16), 데이터 DI 및 어드레스 대조 신호 레지스터(16)의 출력 신호가 입력되는 AND 회로(11), 칩 인에이블 신호 CE, 클럭 CL 및 어드레스 대조 신호 레지스터(16)의 출력 신호가 입력되는 데이터 레지스터 클럭 송출 회로(12)를 구비하고 있다.
상기 칩 인에이블 검출 회로(15)는, 칩 인에이블 신호 CE를 지연하는 지연 회로(15A), 지연 회로(15A)의 출력을 반전하는 인버터(15B), 칩 인에이블 신호 CE와 인버터(15B)의 출력이 각각 입력된 OR 회로(15C) 및 AND 회로(15D)로 구성되어 있다. 상술한 인터페이스 회로(10)에 의하면, 어드레스 대조 신호 레지스터(16)의 출력 신호가 하이로 되면, AND 회로(11)를 통하여 표시 데이터 SDI가 출력되고, 데이터 레지스터 클럭 송출 회로(12)를 통하여 클럭 SCL이 출력된다.
또한, 데이터 입력 클럭 카운터(40)는, 인터페이스 회로(10)로부터 출력된 클럭 SCL을 카운트하여, 소정의 카운트수로 된 때, 예를 들면 8, 16, 24의 카운트수로 된 때에, 클럭 카운트 신호(펄스 신호) BIT08, BIT16, BIT24를 출력한다.
시리얼 데이터 입력 레지스터(30)에는, 클럭 SCL과 데이터 입력 클럭 카운터(4)로부터 출력되는 클럭 카운트 신호 BIT08, BIT16, BIT24 및 표시 데이터 SDI가 입력된다. 시리얼 데이터 입력 레지스터(30)의 구체적인 회로 구성은, 도 3에 도시한 바와 같이, 시리얼 전송되는 데이터를 클럭 SCL에 동기해서 시프트하는 8비트의 시프트 레지스터(31)(제1 레지스터)와, 클럭 카운트 신호(펄스 신호)　BIT08, BIT16, BIT24에 따라, 시프트 레지스터(31)에 유지된 8비트의 표시 데이터가 패러렐로 각각 일괄 저장되는 레지스터(32A, 32B, 32C)(제2 레지스터)를 구비한다. 즉, 시리얼 입력 레지스터(30)는, 32비트의 레지스터가 각 8비트에 4분할된 것이며, 클럭 SCL에 따라, 표시 데이터를 시리얼로 8비트까지 입력할 수 있는 시프트 레지스터(31)(각 D-FF 회로의 출력 데이터 SD31~SD24). 클럭 SCL의 카운트수가 8일 때, 시프트 레지스터(31)에 유지된 표시 데이터 D0~D7을 일괄해서 저장할 수 있는 레지스터(32A)(각 D-FF 회로의 출력 데이터 SD7~SD0), 클럭 SCL의 카운트수가 16일 때, 시프트 레지스터(31)에 유지된 표시 데이터 D8~D15을 일괄해서 저장할 수 있는 레지스터(32B)(각 D-FF 회로의 출력 데이터 SD15~SD8), 클럭 SCL의 카운트수가 24일 때, 시프트 레지스터(31)에 유지된 표시 데이터 D16~D23을 일괄해서 저장할 수 있는 레지스터(32C)(각 D-FF 회로의 출력 데이터 SD23~SD16)로 구성되어 있다.
시프트 레지스터(31)로부터 각 레지스터(32A, 32B, 32C)에의 표시 데이터의 일괄 전송을 가능하게 하기 위해, AND 회로(34A, 34B, 34C)에 공통적으로 인버터(33)에 의해 반전된 클럭 SCL이 입력되고, AND 회로(34A)에 클럭 카운트 신호 BIT08이 입력되고, AND 회로(34B)에 클럭 카운트 신호 BIT16이 입력되고, AND 회로(34C)에 클럭 카운트 신호 BIT24이 입력되어 있다.
그리고, AND 회로(34A)의 출력은 레지스터(32A)의 각 D-FF 회로의 클럭 입력 단자 C에 공통적으로 입력되고, AND 회로(34B)의 출력은 레지스터(32B)의 각 D-FF 회로의 클럭 입력 단자 C에 공통적으로 입력되고, AND 회로(34C)의 출력은 레지스터(32C)의 각 D-FF 회로의 클럭 입력 단자 C에 공통적으로 입력되어 있다. 이에 의해, 시프트 레지스터(31)에 유지되는 표시 데이터가 확정된 후에, 시프트 레지스터(31)에 유지된 표시 데이터가, 클럭 SCL의 카운트수에 따라, 각 레지스터(32A, 32B, 32C)에 일괄 전송된다.
다음으로, 상술한 시리얼 데이터 입력 시스템의 동작에 대해, 도 4의 타이밍도를 참조하여 설명한다. 마이크로컴퓨터로부터 시리얼 전송되어 온 어드레스 데이터 A0~A7과 IC 고유 어드레스 데이터가 일치하고, 또한, 칩 인에이블 신호 CE가 하이로 상승하면, 인터페이스 회로(10)로부터 클럭 SCL이 출력되고, 이 클럭 SCL의 상승에 동기해서 32비트의 표시 데이터 D0~D31이 시리얼 데이터 입력 레지스터(30)에 입력되어 간다.
최초로, 표시 데이터 D0~D7이 클럭 SCL의 상승에 동기해서 시프트 레지스 터(31)에 입력되고, 클럭 SCL의 카운트수가 8로 되면, 클럭 카운트 신호 BIT08이 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D0~D7이 레지스터(32A)에 일괄 저장된다. 이에 계속해서, 표시 데이터 D8~D15가 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 16로 되면, 클럭 카운트 신호 BIT16이 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D8~D15가 레지스터(32B)에 일괄 저장된다. 또한, 이에 계속해서, 표시 데이터 D16~D23이 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 24로 되면, 클럭 카운트 신호 BIT24이 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D16~D23이 레지스터(32C)에 일괄 저장된다. 그리고 마지막으로, 표시 데이터 D24~D31이 시프트 레지스터(31)에 입력된다.
본 실시예의 시리얼 데이터 입력 시스템에 의하면, 시리얼 데이터인 표시 데이터를 입력하면, 종래 시스템과 비교하여, 클럭 SCL에 동기해서 항상 동작하고 있는 시리얼 데이터 입력 레지스터(30) 내의 레지스터는, 시프트 레지스터(31)뿐이며, 클럭 SCL에 동기해서 항상 동작하고 있는 D-FF 회로의 개수(8개)가 전체 D-FF 회로의 개수(32개)의 1/4로 되기 때문에, 소비 전류의 증가, 및, 전원 노이즈의 증가를 억제할 수 있음과 함께, 클럭 스큐 방지 대책도 용이하게 행할 수 있다. 또한, 이 시리얼 데이터 입력 시스템에 입력되는 데이터는, 표시 데이터뿐만 아니라, 다른 데이터, 예를 들면 표시를 컨트롤하기 위한 컨트롤 데이터이어도 된다. 또한, 시프트 레지스터(31) 및 레지스터(32A, 32B, 32C)의 개수, 및 비트수는 필요에 따라 증감할 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 시리얼 데이터 입력 시스템에 대해 설명한다. 도 5는 이 시리얼 데이터 입력 시스템의 블록도이다. 제1 실시예와 상이한 것은, 시리얼 데이터 입력 레지스터(50)의 회로 구성이다.
시리얼 데이터 입력 레지스터(50)는, 도 6에 도시한 바와 같이, 시리얼 전송되는 데이터를 클럭 SCL에 동기해서 시프트하는 8비트의 시프트 레지스터(51)(제1 레지스터)와, 클럭 카운트 신호(펄스 신호)　BIT08, BIT16, BIT24에 따라, 시프트 레지스터(51)에 유지된 8비트의 표시 데이터가 패러렐로 각각 입력되는 래치 회로로 이루어지는 레지스터(52A, 52B, 52C)(제2 레지스터)를 구비한다. 즉, 제1 실시예의 D-FF 회로로 이루어지는 레지스터(32A, 32B, 32C)를 래치 회로로 이루어지는 레지스터(52A, 52B, 52C)로 치환한 것이다.
그리고, 시프트 레지스터(51)로부터 각 레지스터(52A, 52B, 52C)에의 표시 데이터의 일괄 전송을 가능하게 하기 위해, AND 회로(54A, 54B, 54C)에 공통으로, 래치 펄스 발생 회로(53)로부터의 래치 펄스 신호 SCLP가 입력되고, AND 회로(54A)에 클럭 카운트 신호 BIT08이 입력되고, AND 회로(54B)에 클럭 카운트 신호 BIT16이 입력되고, AND 회로(54C)에 클럭 카운트 신호 BIT24이 입력되어 있다. 래치 펄스 발생 회로(53)는, 클럭 SCL의 하강에 동기한 래치 펄스 신호 SCLP을 발생하는 회로이며, 클럭 SCL을 지연하는 지연 회로(53A), 지연 회로(53A)의 출력을 반전하는 인버터(53B), 클럭 SCL과 인버터(53B)의 출력이 입력된 NOR 회로(53C)로 구성되어 있다.
다음으로, 상술한 시리얼 데이터 입력 시스템의 동작에 대해, 도 7의 타이밍도를 참조하여 설명한다. 마이크로컴퓨터로부터 시리얼 전송되어 온 어드레스 데 이터 A0∼A7과 IC 고유 어드레스 데이터가 일치하고, 또한, 칩 인에이블 신호 CE가 하이로 상승하면, 인터페이스 회로(10)로부터 클럭 SCL이 출력되고, 이 클럭 SCL의 상승에 동기하여, 32비트의 표시 데이터 D0∼D31이 시리얼 데이터 입력 레지스터(50)에 입력되어 간다.
최초로, 표시 데이터 D0∼D7이 클럭 SCL의 상승에 동기해서 시프트 레지스터(51)에 입력되고, 클럭 SCL의 카운트수가 8로 되면, 클럭 카운트 신호 BIT08이 하이로 되고, 래치 펄스 신호 SCLP에 동기해서 표시 데이터 D0~D7이 레지스터(52A)에 일괄 저장된다. 이에 계속해서, 표시 데이터 D8∼D15가 시프트 레지스터(51)에 입력되고, 클럭 SCL의 카운트수가 16로 되면, 클럭 카운트 신호 BIT16이 하이로 되고, 래치 펄스 신호 SCLP에 동기해서 표시 데이터 D8∼D15가 레지스터(52B)에 일괄 저장된다. 또한, 이에 계속해서, 표시 데이터 D16~D23이 시프트 레지스터(51)에 입력되고, 클럭 SCL의 카운트수가 24로 되면, 클럭 카운트 신호 BIT24가 하이로 되고, 래치 펄스 신호 SCLP에 동기해서 표시 데이터 D16∼D23이 레지스터(52C)에 일괄 저장된다. 그리고 마지막으로, 표시 데이터 D24∼D31이 시프트 레지스터(51)에 입력된다.
제2 실시예의 시리얼 데이터 입력 시스템에 의하면, 클럭 SCL로부터 래치 펄스 신호 SCLP을 생성하고, 이 래치 펄스 신호 SCLP에 기초하여, 시프트 레지스터(51)의 표시 데이터를 래치하고 있기 때문에, 제1 실시예의 시스템에 비하면, 클럭 SCL의 주파수가 낮은 경우에 적합하다. 이 경우에는, 제2 실시예의 시리얼 데이터 입력 시스템에 의하면, 제1 실시예와 마찬가지로, 소비 전류의 증가 및 전원 노이즈의 증가를 억제할 수 있음과 함께, 클럭 스큐 방지 대책도 용이하게 행할 수 있다.
또한, 제2 실시예의 시리얼 데이터 입력 시스템에 따르면, D-FF 회로 대신에, 래치 회로에 의해 레지스터(52A, 52B, 53C)를 구성하고 있기 때문에, 회로 규모도 작게 할 수 있는 이점이 있다. 또한, 이 시리얼 데이터 입력 시스템에 입력되는 데이터는, 표시 데이터뿐만 아니라, 다른 데이터, 예를 들면 표시를 컨트롤 하기 위한 컨트롤 데이터이어도 된다. 또한, 시프트 레지스터(51) 및 레지스터(52A, 52B, 52C)의 개수, 및 비트수는 필요에 따라 증감할 수 있다.
다음으로, 본 발명의 제3 실시예에 따른 시리얼 데이터 입력 시스템에 대해 설명한다. 시리얼 데이터 입력 레지스터의 다음 단에는, 시리얼로 전송되어 온 데이터를 유지하는 D-FF 회로, 래치 회로, 메모리 등으로 구성된 레지스터가 있다. 예를 들면, 표시 드라이버　IC 등은, 표시의 점등/소등을 제어하기 위한 표시 데이터 레지스터, 표시 드라이버 IC의 동작 모드(발진 회로의 동작/정지의 선택, 표시 구동 방식의 선택 등)를 제어하는 컨트롤 데이터 레지스터를 갖고 있다. 따라서, 본 실시예의 시리얼 데이터 입력 시스템은 그와 같은 표시 데이터 레지스터나 컨트롤 데이터 레지스터를 구비한 것이다.
이 시리얼 데이터 입력 시스템은, 도 8에 도시한 바와 같이, 제1 실시예의 시스템(도 1)에, 28비트의 표시 데이터 레지스터(60) 및 20비트의 컨트롤 데이터 레지스터(70)를 추가하고, 또한, 시리얼 데이터 입력 레지스터(30)로부터 표시 데이터 레지스터(60), 컨트롤 데이터 레지스터(70)에 표시 데이터 등을 인도하기 위 한 레지스터 클럭 신호　LCK28, LCK20을 발생하는 레지스터 클럭 발생 회로(80)를 추가한 것이다.
레지스터 클럭 발생 회로(80)는, 도 9에 도시한 바와 같이, 인에이블 신호 EN의 하강에 동기한 펄스 신호 ENDP을 발생하는 펄스 발생 회로(81)와, 데이터 입력 클럭 카운터(40)로부터의 클럭 카운트 신호(펄스 신호)　BIT20, BIT28이 각각 입력되어, 상기 펄스 신호 ENDP가 공통적으로 입력된 2개의 AND 회로(82, 83)를 구비한다. 그리고, AND 회로(82, 83)로부터 레지스터 클럭 신호 LCK28, LCK20이 각각 출력된다.
인에이블 신호 EN이란, 인터페이스 회로(10)의 어드레스 대조 신호 레지스터(16)(도2 참조)의 출력 신호이다. 또한, 클럭 카운트 신호 BIT20, BIT28은, 클럭 SCL의 카운트수가 각각 20, 28로 될 때에 데이터 입력 클럭 카운터(40)로부터 출력되는 신호이다. 또한, 상기 펄스 발생 회로(81)는, 인에이블 신호 EN을 지연하는 지연 회로(81A), 이 지연 회로(81A)의 출력을 반전하는 인버터(81B), 이 인버터(81B)의 출력과 인에이블 신호 EN이 입력된 NOR 회로(81C)로 구성되어 있다.
다음으로, 상술한 시리얼 데이터 입력 시스템에서, 시리얼 데이터 입력 레지스터(30)에 입력된 28비트의 표시 데이터가 표시 데이터 레지스터(60)에 전송되어, 저장되는 경우의 동작에 대해, 도 10의 타이밍도를 참조하여 설명한다. 마이크로컴퓨터로부터 시리얼 전송되어 온 어드레스 데이터 A0~A7과 IC 고유 어드레스 데이터가 일치하여, 인가 칩 인에이블 신호 CE가 하이로 상승하면, 인터페이스 회로(10)로부터 클럭 SCL이 출력되고, 이 클럭SCL의 상승에 동기해서 28비트의 표시 데이터 D0~D27이 시리얼 데이터 입력 레지스터(30)에 입력되어 간다.
최초로, 표시 데이터 D0~D7이 클럭 SCL의 상승에 동기해서 시프트 레지스터(31)에 입력되어, 클럭 SCL의 카운트수가 8로 되면, 클럭 카운트 신호 BIT08이 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D0~D7이 레지스터(32A)에 일괄 저장된다. 이에 계속해서, 표시 데이터 D8~D15가 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 16로 되면, 클럭 카운트 신호 BIT16이 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D8~D15가 레지스터(32B)에 일괄 저장된다. 또한, 이에 계속해서, 표시 데이터 D16~D23이 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 24로 되면, 클럭 카운트 신호 BIT24가 하이로 되고, 클럭 SCL의 하강에 동기해서 표시 데이터 D16~D23이 레지스터(32C)에 일괄 저장된다. 그리고 마지막으로, 4비트의 표시 데이터 D24~D27이 시프트 레지스터(31)에 입력된다.
이상과 같이, 전체 28비트의 표시 데이터가 시리얼 데이터 입력 레지스터(30)에 입력되면, 클럭 SCL의 카운트수가 28로 되기 때문에, 클럭 카운트 신호BIT28이 하이로 되고, 인에이블 신호 EN의 하강에서, 레지스터(32A)에 저장되어 있는 표시 데이터 D0~D7, 레지스터(32B)에 저장되어 있는 표시 데이터 D8~D15, 레지스터(32C)에 저장되어 있는 표시 데이터 D16~D23, 시프트 레지스터(31)에 저장되어 있는 표시 데이터 D24~D27이, 표시 데이터 레지스터(60)에 전송되어, 저장된다.
다음으로, 상술한 시리얼 데이터 입력 시스템에서, 시리얼 데이터 입력 레지스터(30)에 입력된 20비트의 컨트롤 데이터가 컨트롤 데이터 레지스터(70)에 전송 되어, 저장되는 경우의 동작에 대해, 도 11의 타이밍도를 참조하여 설명한다.
마이크로컴퓨터로부터 시리얼 전송되어 온 어드레스 데이터 A0∼A7과 IC 고유 어드레스 데이터가 일치하고, 또한 칩 인에이블 신호 CE가 하이로 상승하면, 인터페이스 회로(10)로부터 클럭 SCL이 출력되고, 이 클럭 SCL의 상승에 동기해서 20비트의 컨트롤 데이터 D0∼D19가 시리얼 데이터 입력 레지스터(30)에 입력되어 간다.
최초로, 컨트롤 데이터 D0∼D7이 클럭 SCL의 상승에 동기해서 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 8로 되면, 클럭 카운트 신호 BIT08이 하이로 되고, 클럭 SCL의 하강에 동기해서 컨트롤 데이터 D0∼D7이 레지스터(32A)에 일괄 저장된다. 이에 계속해서, 컨트롤 데이터 D8∼D15가 시프트 레지스터(31)에 입력되고, 클럭 SCL의 카운트수가 16로 되면, 클럭 카운트 신호 BIT16이 하이로 되고, 클럭 SCL의 하강에 동기해서 컨트롤 데이터 D8∼D15가 레지스터(32B)에 일괄 저장된다. 그리고 마지막으로, 4비트의 컨트롤 데이터 D16∼D19이 시프트 레지스터(31)에 입력된다.
이상과 같이, 전체 20비트의 컨트롤 데이터 D0~D19가 시리얼 데이터 입력 레지스터(30)에 입력되면, 클럭 SCL의 카운트수가 20으로 되기 때문에, 클럭 카운트 신호 BIT20이 하이로 되고, 인에이블 신호 EN의 하강에서, 레지스터(32A)에 저장되어 있는 컨트롤 데이터 D0∼D7, 레지스터(32B)에 저장되어 있는 컨트롤 데이터D8∼D15, 시프트 레지스터(31)에 저장되어 있는 컨트롤 데이터 D16∼D19가, 컨트롤 데이터 레지스터(70)에 전송되어, 저장된다.
또한, 상술한 시리얼 데이터 입력 시스템은, 제1 실시예의 시리얼 데이터 입력 레지스터(30)를 이용한 경우이지만, 낮은 동작 주파수로 충분한 경우에는, 제2 실시예의 시리얼 데이터 입력 레지스터(50)를 사용하여도 된다. 이상과 같이, 시리얼 데이터 입력 레지스터(30, 50)의 다음 단에, 각종 데이터 유지용의 레지스터를 접속한 경우라도, 시리얼 데이터 입력 레지스터(30, 50)의 총 비트수 이하의 시리얼 데이터라면, 시리얼 데이터 입력 레지스터(30, 50)에 수취한 데이터를, 다음 단의 각종 데이터 유지용의 레지스터에 저장할 수 있다.
본 발명의 시리얼 데이터 입력 시스템에 따르면 1회의 시리얼 전송으로 입력하는 데이터의 비트수가 증가하여도, 시리얼 데이터 입력 중에, 클럭에 동기해서 항상 동작하고 있는 레지스터는 제1 레지스터뿐이기 때문에, 소비 전류의 증가, 및 전원 노이즈의 증가를 억제할 수 있다.
또한, 클럭 스큐 방지 대책에 대해서도, 항상 클럭을 입력하는 제1 레지스터에 중점을 두기만 하여도 되기 때문에, 동일한 대책에 들이는 시간을 삭감할 수 있다.
또한, 클럭 카운터에 의해 클럭수를 카운트하고 있기 때문에, 데이터 전송 에러를 검지하는 것도 가능하다.

Claims (7)

  1. 시리얼 전송되는 데이터를 클럭에 동기해서 시프트하는 제1 레지스터와,
    상기 클럭을 카운트하여, 제1 카운트수로 된 때에 제1 클럭 카운트 신호를 출력하는 클럭 카운터와,
    상기 제1 클럭 카운트 신호에 따라, 상기 제1 레지스터에 의해 시프트되고, 또한 유지된 데이터가 패러렐로 일괄 저장되는 제2 레지스터
    를 구비하는 것을 특징으로 하는 시리얼 데이터 입력 시스템.
  2. 제1항에 있어서,
    상기 제1 레지스터는, D-FF 회로로 구성되어 있는 것을 특징으로 하는 시리얼 데이터 입력 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 레지스터는, D-FF 회로, 또는, 래치 회로로 구성되어 있는 것을 특징으로 시리얼 데이터 입력 시스템.
  4. 제1항에 있어서,
    상기 시리얼 전송되는 데이터에 앞서, 시리얼 전송되는 어드레스 데이터와 미리 기억된 고유 어드레스 데이터가 일치한 경우에만, 상기 데이터 및 상기 클럭 을 상기 제1 레지스터에 송출하는 인터페이스 회로를 구비하는 것을 특징으로 하는 시리얼 데이터 입력 시스템.
  5. 제1항 또는 제4항에 있어서,
    상기 클럭 카운터는 상기 클럭을 카운트하여, 상기 제1 카운트수보다 큰 제2 카운트수로 된 때에 제2 클럭 카운트 신호를 출력하고, 이 제2 클럭 카운트 신호에 따라, 상기 제1 레지스터 및 상기 제2 레지스터에 유지된 데이터가 입력되는 제3 레지스터를 구비하는 것을 특징으로 하는 시리얼 데이터 입력 시스템.
  6. 제5항에 있어서,
    상기 제3 레지스터는 표시의 점등 및 소등을 제어하기 위한 표시 데이터 레지스터 또는 표시 드라이버 IC의 동작 모드를 제어하는 컨트롤 레지스터인 것을 특징으로 하는 시리얼 데이터 입력 시스템.
  7. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 데이터는 표시 데이터인 것을 특징으로 하는 시리얼 데이터 입력 시스템.
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