JPH0397055A - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
- Publication number
- JPH0397055A JPH0397055A JP23433789A JP23433789A JPH0397055A JP H0397055 A JPH0397055 A JP H0397055A JP 23433789 A JP23433789 A JP 23433789A JP 23433789 A JP23433789 A JP 23433789A JP H0397055 A JPH0397055 A JP H0397055A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- clock
- shift register
- clock signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 description 20
- 235000009991 pite Nutrition 0.000 description 5
- 244000293655 pite Species 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データをシリアルに入出力を行なうシリア
ル入出力回路に関するものである．（従来の技術） 従来のシリアル入出力回路としては例えば第２図に示す
ようなものがあった． 図において、ＣＫはこのシリアル入出力回路のシフト動
作を行なわせるためのクロック信号、１はクロック信号
ＧＫに同期してデータをシフトするシフトレジスタ、Ｓ
ｌｌ１はシフトレジスタ１へのシリアルデータ入力端、
ｓｏｕｒはシフトレジスタ１からのシリアルデータ出力
端、２はシフトレジスタ１のビット数分のクロック信号
ＣＫをカウントした時にシリアル送受信が終了したこと
を示す送受信終了信号を出力するクロックカウンタであ
る。
ル入出力回路に関するものである．（従来の技術） 従来のシリアル入出力回路としては例えば第２図に示す
ようなものがあった． 図において、ＣＫはこのシリアル入出力回路のシフト動
作を行なわせるためのクロック信号、１はクロック信号
ＧＫに同期してデータをシフトするシフトレジスタ、Ｓ
ｌｌ１はシフトレジスタ１へのシリアルデータ入力端、
ｓｏｕｒはシフトレジスタ１からのシリアルデータ出力
端、２はシフトレジスタ１のビット数分のクロック信号
ＣＫをカウントした時にシリアル送受信が終了したこと
を示す送受信終了信号を出力するクロックカウンタであ
る。
次に動作について説明する。ここでシフトレジスタｌの
ビット数は８ビットであるとして説明する。
ビット数は８ビットであるとして説明する。
シフトレジスタ１はクロック信号ＣＫが１サイクル入力
されるとデータを１ビットシフトし、シフトによってと
び出した１ビットのデータをシリアルデータ出力端Ｓ。
されるとデータを１ビットシフトし、シフトによってと
び出した１ビットのデータをシリアルデータ出力端Ｓ。
ｕ７に出力する。それと同時に、シフトレジスタ１はシ
フトにより足りなくなる１ピントのデータをシリアルデ
ータ入力端ＳＩＮから取り込む。シフトレジスタ１は、
クロック信号ＣＫが入力され続ける限り、この動作をく
り返す．シフトレジスタ１に送信したい８ビットデータ
を書き込み、クロフク信号ＧＫを８サイクル入力すると
、シリアルデータ出力端Ｓ。ａｔから８ビフトのデータ
が出力される。また、クロック信号ＣＫに同期してシリ
アルデータ入力端ＳＩＮからデータを入力すると、クロ
ック信号ＣＫが８サイクル入力された時点でシフトレジ
スタ１には８ビットのデータがシリアルデータ入力端Ｓ
ＩＮから入力される． クロックカウンタ２は、シフトレジスタ１が８ビットの
シフト動作を行なったことを他の回路（例えばＣＰＵ）
に知らせるために、クロツク信号ＣＫを８サイクルカウ
ントすると送受信終了信号を出力する． 〔発明が解決しようとする課題〕 従来のシリアル入出力回路は上述したようにクロック信
号ＧＫが直接にシフトレジスタ１に入力される構戒とな
っているので、クロック信号ＣＫが入力されると必ずシ
リアル送受信が行なわれてしまい・、例えばクロック信
号ＣＫが人力され、クロック信号ＧＫの特定のバイトの
みでシリアル人出力処理を行なうといったことができな
いという′問題点があった。
フトにより足りなくなる１ピントのデータをシリアルデ
ータ入力端ＳＩＮから取り込む。シフトレジスタ１は、
クロック信号ＣＫが入力され続ける限り、この動作をく
り返す．シフトレジスタ１に送信したい８ビットデータ
を書き込み、クロフク信号ＧＫを８サイクル入力すると
、シリアルデータ出力端Ｓ。ａｔから８ビフトのデータ
が出力される。また、クロック信号ＣＫに同期してシリ
アルデータ入力端ＳＩＮからデータを入力すると、クロ
ック信号ＣＫが８サイクル入力された時点でシフトレジ
スタ１には８ビットのデータがシリアルデータ入力端Ｓ
ＩＮから入力される． クロックカウンタ２は、シフトレジスタ１が８ビットの
シフト動作を行なったことを他の回路（例えばＣＰＵ）
に知らせるために、クロツク信号ＣＫを８サイクルカウ
ントすると送受信終了信号を出力する． 〔発明が解決しようとする課題〕 従来のシリアル入出力回路は上述したようにクロック信
号ＧＫが直接にシフトレジスタ１に入力される構戒とな
っているので、クロック信号ＣＫが入力されると必ずシ
リアル送受信が行なわれてしまい・、例えばクロック信
号ＣＫが人力され、クロック信号ＧＫの特定のバイトの
みでシリアル人出力処理を行なうといったことができな
いという′問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、クロック信号の例えば特性バイトでシリアル
送受信を行なえるシリアル入出力回路を提供することを
目的とする。
たもので、クロック信号の例えば特性バイトでシリアル
送受信を行なえるシリアル入出力回路を提供することを
目的とする。
この発明に係るシリアル人出力回路は、クロック信号に
同期してデータをシフトするシフトレジスタ１と、この
シフトレジスタ１においてデータが特定回数シフトした
ことを知らせるためにクロック信号をカウントする第１
のカウンタ（クロックカウンタ２）と、この第１のカウ
ンタが特定回数カウントした時に出力されるクロックカ
ウント信号をカウントする第２のカウンタ（パイトカウ
ンタ３）と、この第２のカウンタのカウント値が特定値
になった時にのみシフトレジスタ１のクロフク信号によ
るシフト動作を許可する制御を行なうクロック制御回路
４とを備えたものである。
同期してデータをシフトするシフトレジスタ１と、この
シフトレジスタ１においてデータが特定回数シフトした
ことを知らせるためにクロック信号をカウントする第１
のカウンタ（クロックカウンタ２）と、この第１のカウ
ンタが特定回数カウントした時に出力されるクロックカ
ウント信号をカウントする第２のカウンタ（パイトカウ
ンタ３）と、この第２のカウンタのカウント値が特定値
になった時にのみシフトレジスタ１のクロフク信号によ
るシフト動作を許可する制御を行なうクロック制御回路
４とを備えたものである。
シフトレジスタ１はクロツク信号に同期してデータをシ
フトする．第１のカウンタ（クロックカウンタ２）はシ
フトレジスタ１においてデータが特定回数シフトしたこ
とを知らせるためにクロック信号をカウントする。第２
のカウンタ（パイトカウンタ３）は第１のカウンタ（ク
ロックカウンタ２）が特定回数カウントした時に出力さ
れるクロックカウント信号をカウントする。クロック制
御回路４は、第２のカウンタ（パイトカウンタ３）のカ
ウント値が特定値になった時にシフトレジスタ１のクロ
ック信号によるシフト動作を許可する制御を行なう． 〔発明の実施例〕 第１図はこの発明の一実施例に係るシリアル入出力回路
の構威を示すブロフク図である。図において、１はクロ
フク信号ＣＫに同期してデータをシフトするシフトレジ
スタ、２はシフトレジスタ１においてデータが特定回数
シフトしたことを知らせるためにクロック信号ＣＫをカ
ウントするクロックカウンタ（第１のカウンタ）、３は
クロックカウンタ２が特定回数カウントした時に出力さ
れるクロックカウント信号をカウントするパイトカウン
タ（第２のカウンタ）、４はパイトカウンタ３のカウン
ト値が特定値になっこ時にシフトレジスタｌのクロック
信号ＣＫによるシフト動作を許可する制御を行なうクロ
ック制御回路、５はシリアル人出力の送受信が終了した
ことを示す送受信終了信号を制御する終了信号制御回路
である。
フトする．第１のカウンタ（クロックカウンタ２）はシ
フトレジスタ１においてデータが特定回数シフトしたこ
とを知らせるためにクロック信号をカウントする。第２
のカウンタ（パイトカウンタ３）は第１のカウンタ（ク
ロックカウンタ２）が特定回数カウントした時に出力さ
れるクロックカウント信号をカウントする。クロック制
御回路４は、第２のカウンタ（パイトカウンタ３）のカ
ウント値が特定値になった時にシフトレジスタ１のクロ
ック信号によるシフト動作を許可する制御を行なう． 〔発明の実施例〕 第１図はこの発明の一実施例に係るシリアル入出力回路
の構威を示すブロフク図である。図において、１はクロ
フク信号ＣＫに同期してデータをシフトするシフトレジ
スタ、２はシフトレジスタ１においてデータが特定回数
シフトしたことを知らせるためにクロック信号ＣＫをカ
ウントするクロックカウンタ（第１のカウンタ）、３は
クロックカウンタ２が特定回数カウントした時に出力さ
れるクロックカウント信号をカウントするパイトカウン
タ（第２のカウンタ）、４はパイトカウンタ３のカウン
ト値が特定値になっこ時にシフトレジスタｌのクロック
信号ＣＫによるシフト動作を許可する制御を行なうクロ
ック制御回路、５はシリアル人出力の送受信が終了した
ことを示す送受信終了信号を制御する終了信号制御回路
である。
次に動作について説明する。シフトレジスタｌは従来の
シリアル入出力回路と同じ動作をする。
シリアル入出力回路と同じ動作をする。
ここで、シフトレジスタ１のビット数は例えば８ビソト
とする。クロックカウンタ２は、クロック信号ＣＫを８
サイクルカウントするごとにオーバフ口ー信号（クロッ
クカウント信号）を出力する．パイトカウンタ３は、ク
ロックカウンタ２からのオーバフロー信号をカウントし
、カウント値が所定値になっている間、シリアル送受信
が行なえるよう制御信号をクロック制御回路４と終了信
号制御回路５に出力する．ここで、パイトカウンタ３は
例えばダウンカウンタとし、カウント値が“０１になっ
ている間、制御信号を出力するものとする．クロフク制
御回路４は、パイトカウンタ３の内容が“０′″の間、
入力されるクロック信号ＧＫをシフトレジスタ１に伝え
、シフト動作をさせるように働く。また、終了信号制御
回路５は、パイトカウンタ３の内容が“０゛の間にクロ
ックカウンタ２から出力されるオーバフロー信号を送受
信終了信号として出力するように働く． したがって、読みとばしたいクロック信号ＣＫのバイト
数をパイトカウンタ３に書き込んでおくと、クロックカ
ウンタ２のオーバフ口ー信号でパイトカウンタ３がダウ
ンカウントし、その内容が“０”になるまでシリアル送
受信は行なわれず、クロック信号ＣＫを読みとばしたい
バイト数分とばすと、パイトカウンタ３の内容は“０”
となり、次の１バイト分のクロック信号ＣＫの８サイク
ルはシフトレジスタｌによりシリアル送受信が行なわれ
る．また、この送受信が終ると送受信終了信号も終了信
号制御回路５から出力される。その後パイトカウンタ３
は、またダウンカウントするため、その内容は“Ｏ”で
はなくなり、その後のクロック信号ＧＫではシリアル送
受信が行なわれなくなる。
とする。クロックカウンタ２は、クロック信号ＣＫを８
サイクルカウントするごとにオーバフ口ー信号（クロッ
クカウント信号）を出力する．パイトカウンタ３は、ク
ロックカウンタ２からのオーバフロー信号をカウントし
、カウント値が所定値になっている間、シリアル送受信
が行なえるよう制御信号をクロック制御回路４と終了信
号制御回路５に出力する．ここで、パイトカウンタ３は
例えばダウンカウンタとし、カウント値が“０１になっ
ている間、制御信号を出力するものとする．クロフク制
御回路４は、パイトカウンタ３の内容が“０′″の間、
入力されるクロック信号ＧＫをシフトレジスタ１に伝え
、シフト動作をさせるように働く。また、終了信号制御
回路５は、パイトカウンタ３の内容が“０゛の間にクロ
ックカウンタ２から出力されるオーバフロー信号を送受
信終了信号として出力するように働く． したがって、読みとばしたいクロック信号ＣＫのバイト
数をパイトカウンタ３に書き込んでおくと、クロックカ
ウンタ２のオーバフ口ー信号でパイトカウンタ３がダウ
ンカウントし、その内容が“０”になるまでシリアル送
受信は行なわれず、クロック信号ＣＫを読みとばしたい
バイト数分とばすと、パイトカウンタ３の内容は“０”
となり、次の１バイト分のクロック信号ＣＫの８サイク
ルはシフトレジスタｌによりシリアル送受信が行なわれ
る．また、この送受信が終ると送受信終了信号も終了信
号制御回路５から出力される。その後パイトカウンタ３
は、またダウンカウントするため、その内容は“Ｏ”で
はなくなり、その後のクロック信号ＧＫではシリアル送
受信が行なわれなくなる。
このように上記実施例によれば、パイトカウンタ３の値
が特定の値の時にしかシフトレジスタ１がシフト動作を
しないので、複数バイト分のクロック信号ＣＫが入力さ
れ、その内の特定バイトのクロック信号ＣＫでしかシリ
アル送受信を行ないたくない時に、何バイト後にシリア
ル送受信を行なうかの情報をパイトカウンタ３に書き込
んでおくことにより、指定した時以外のクロック信号Ｃ
Ｋでシリアル送受信をしてしまうことがなくなる。
が特定の値の時にしかシフトレジスタ１がシフト動作を
しないので、複数バイト分のクロック信号ＣＫが入力さ
れ、その内の特定バイトのクロック信号ＣＫでしかシリ
アル送受信を行ないたくない時に、何バイト後にシリア
ル送受信を行なうかの情報をパイトカウンタ３に書き込
んでおくことにより、指定した時以外のクロック信号Ｃ
Ｋでシリアル送受信をしてしまうことがなくなる。
なお、上記実施例ではシフトレジスタ１を８ビットとし
たが、ビット数に制限はなく、クロックカウンタ２がオ
ーバフローするカウント数をシフトレジスタｌのビット
数と同じにしてあれば良い．また、パイトカウンタ３は
アップカウンタでも良く、内容が“０″以外の特定の値
でシリアル送受信するようにしても良い。
たが、ビット数に制限はなく、クロックカウンタ２がオ
ーバフローするカウント数をシフトレジスタｌのビット
数と同じにしてあれば良い．また、パイトカウンタ３は
アップカウンタでも良く、内容が“０″以外の特定の値
でシリアル送受信するようにしても良い。
また、クロ７ク制御回路４と終了信号制御回路５を工夫
することにより従来のシリアル入出力回路と同一の機能
も実現できるようにしても問題はない。例えばクロック
制御回路４はパイトカウンタ３の出力信号にかかわらず
クロック信号ＣＫをシフトレジスタ１に与えるように制
御するように構成すればよい。〜また、終了信号制御回
路５はパイトカウンタ３の出力｛ｉ号にかかわらずクロ
ックカウンタ２の出力信号を送受信終了信号として出力
する構成とすればよい。
することにより従来のシリアル入出力回路と同一の機能
も実現できるようにしても問題はない。例えばクロック
制御回路４はパイトカウンタ３の出力信号にかかわらず
クロック信号ＣＫをシフトレジスタ１に与えるように制
御するように構成すればよい。〜また、終了信号制御回
路５はパイトカウンタ３の出力｛ｉ号にかかわらずクロ
ックカウンタ２の出力信号を送受信終了信号として出力
する構成とすればよい。
以上のように本発明によれば、第１のカウンタがクロッ
ク信号を特定回数カウントした時に出力されるクロフク
カウント信号をカウントする第２のカウンタと、この第
２のカウンタのカウント値が特定値になった時にシフト
レジスタのクロフク信号によるシフト動作を許可する制
御を行なうクロック制御回路とを備えて構威したので、
クロック信号の例えば特定バイトの時にシリアル送受信
を行なうことが可能となり、何バイト分ものクロック信
号が人力されるが、その中の特定バイトのクロック信号
でシリアル送受信をしたい場合に、不必要なシリアル人
出力処理をする必要がなく、このシリアル入出力回路を
持った例えばマイクロコンピュータは他の処理に専念す
ることができ、処理効率の向上を図れるという効果が得
られる。
ク信号を特定回数カウントした時に出力されるクロフク
カウント信号をカウントする第２のカウンタと、この第
２のカウンタのカウント値が特定値になった時にシフト
レジスタのクロフク信号によるシフト動作を許可する制
御を行なうクロック制御回路とを備えて構威したので、
クロック信号の例えば特定バイトの時にシリアル送受信
を行なうことが可能となり、何バイト分ものクロック信
号が人力されるが、その中の特定バイトのクロック信号
でシリアル送受信をしたい場合に、不必要なシリアル人
出力処理をする必要がなく、このシリアル入出力回路を
持った例えばマイクロコンピュータは他の処理に専念す
ることができ、処理効率の向上を図れるという効果が得
られる。
第１図はこの発明の一実施例に係るシリアル入出力回路
の構威を示すブロック図、第２図は従来のシリアル入出
力回路の構戒を示すブロンク図である。 ｌ・・・・・・シフトレジスタ、２・・・・・・クロッ
クカウンタ（第１のカウンタ）、３・・・・・・パイト
カウンタ（第２のカウンタ〉、４・・・・・・クロック
制御回路。
の構威を示すブロック図、第２図は従来のシリアル入出
力回路の構戒を示すブロンク図である。 ｌ・・・・・・シフトレジスタ、２・・・・・・クロッ
クカウンタ（第１のカウンタ）、３・・・・・・パイト
カウンタ（第２のカウンタ〉、４・・・・・・クロック
制御回路。
Claims (1)
- クロック信号に同期してデータをシフトするシフトレジ
スタと、このシフトレジスタにおいてデータが特定回数
シフトしたことを知らせるためにクロック信号をカウン
トする第１のカウンタと、この第１のカウンタがクロッ
ク信号を特定回数カウントした時に出力されるクロック
カウント信号をカウントする第２のカウンタと、この第
２のカウンタのカウント値が特定値になった時に上記シ
フトレジスタのクロック信号によるシフト動作を許可す
る制御を行なうクロック制御回路とを備えたことを特徴
とするシリアル入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234337A JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234337A JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397055A true JPH0397055A (ja) | 1991-04-23 |
| JP2508291B2 JP2508291B2 (ja) | 1996-06-19 |
Family
ID=16969410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234337A Expired - Lifetime JP2508291B2 (ja) | 1989-09-08 | 1989-09-08 | シリアル入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508291B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038898A (ko) * | 2005-10-06 | 2007-04-11 | 산요덴키가부시키가이샤 | 시리얼 데이터 입력 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207044A (ja) * | 1986-03-07 | 1987-09-11 | Hitachi Ltd | 通信制御方法および装置 |
-
1989
- 1989-09-08 JP JP1234337A patent/JP2508291B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207044A (ja) * | 1986-03-07 | 1987-09-11 | Hitachi Ltd | 通信制御方法および装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038898A (ko) * | 2005-10-06 | 2007-04-11 | 산요덴키가부시키가이샤 | 시리얼 데이터 입력 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508291B2 (ja) | 1996-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11149445A (ja) | 送受信兼用のレジスターを持つ直列インターフェース装置 | |
| JPH0397055A (ja) | シリアル入出力回路 | |
| JP3064435B2 (ja) | 一連のビット流周波数を２倍または１／ ２にする装置 | |
| JP3063433B2 (ja) | マイクロプロセッサ | |
| JPS63164554A (ja) | デ−タ速度自動認識システム | |
| JP3260862B2 (ja) | パラレルデータ伝送装置 | |
| JPH0210952A (ja) | シリアル伝送装置 | |
| SU696624A1 (ru) | Устройство дл контрол качества передачи телеграмм | |
| SU1282143A1 (ru) | Устройство дл ввода информации | |
| JPH05315971A (ja) | シリアル−パラレル変換回路 | |
| SU734661A1 (ru) | Адаптер канал-канал | |
| JPS5977745A (ja) | 伝送制御方式 | |
| JPS5863253A (ja) | デコ−ド・ロジツクを有するデイジタル直列インタフエ−ス | |
| JPH11184672A (ja) | シリアルデータ保持回路 | |
| JPH04101263A (ja) | クロック装置 | |
| JPH03157036A (ja) | シリアルｉ／ｏ回路 | |
| JPH0433153A (ja) | マイクロコンピュータのシリアル通信回路 | |
| JPS6297451A (ja) | デ−タ送信方式 | |
| JPS613282A (ja) | ２値画像間論理演算装置 | |
| JPH01125015A (ja) | ノイズ除去回路 | |
| JPH0281251A (ja) | マイクロコンピュータのシリアル・インターフェース | |
| JPH0376350A (ja) | シリアルｉ／ｏ回路 | |
| JPH0321153A (ja) | 信号装置 | |
| JPH01276945A (ja) | サンプリング歪補正回路 | |
| JPH01243743A (ja) | インタフェース |