JPS62207044A

JPS62207044A - 通信制御方法および装置

Info

Publication number: JPS62207044A
Application number: JP61048435A
Authority: JP
Inventors: Kenichiro Takahashi; 健一郎高橋; Yukichi Ueno; 上野　雄吉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-07
Filing date: 1986-03-07
Publication date: 1987-09-11
Anticipated expiration: 2009-11-14
Also published as: US4814761A; JPH0691546B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はコンピュータにより構成される主局およびＩ／
Ｏ　　システム間のデータ通信制御方法および装置に係
り、特に、コンピュータに接続される％槙工／０　　シ
ステムとコ／ビエータ間のデータ授受に好適な通信制御
方法および装置に関する。

〔発明の背景〕

例えば、１９８５年４月２２日　発行の「日経エレクト
ロニクス」第１８５〜２８８頁には、各種のローカル・
エリア−ネットワークについて、紹介および解説がなさ
れている。その中には、コンピュータを含む主局と複数
の各種Ｉ／Ｏ　　システムとを、ループ状の通信線路で
接続し、主局と％Ｉ／Ｏ　　システムとの閾でデータの
授受を行なう通信システムが示されている。

このような通信システムでは、多くの場合、通信データ
の宛先を指定するために、データには宛先コードが付加
され、また必要な場合にはその通信データの総ビット数
や終了コードなどを含ませなければならない。

このために、主局や各Ｉ／Ｏ　　システムの構造が複雑
となって信頼性低下やコヌト上昇？もたらすはかりでな
く、データの送信効率が低下し、データ授受に要する時
間が長くなるという欠点がある。

このために、例えは、主局からの指令でＩ／Ｏシステム
の機器を制御し、その応答データを主局へ返送させるよ
うな一般的な端末制御の場合でも、被制御端末機器が高
速作動するパルスモータの励磁コイルなどであるときに
は、十分圧対応することができないという問題を生ずる
。

本開明は前述のような欠点や問題を解決するためになさ
れたものである。

〔発明の目的〕

本発明の目的は、コンピュータを含む主局と、これに接
続される各４１１［Ｉ／Ｏ　　システムとの間のデータ
送受信を、シングルなインターフェイスで安価に実施す
ることのできる通信制御方法および装置を提供すること
にある。

また、本発明の他の目的はパルスモータの励磁電流の制
御など、高速作動機構の制御をも行なうことのできる通
信制御方法および装置を提供することにある。

〔発明の概要〕

本発明の特徴は、高速かつ＋４実にデータを送受信する
ために、データ通信路の他に、データに同期したクロッ
ク信号を各Ｉ／Ｏ　　システムに予め設定されたビット
数の４和に等しい鋼数ずつ、連続的に送出する通信路を
備え、このクロック信号によって、リング状に接続され
たＯＬ数のＩ／Ｏ　　システムへのデータの送受信と、
データを送受信する′Ｉ／Ｏ　システムの切換・選択と
、各Ｉ／Ｏ　　システム毎に送受信するデータのビット
数を制御する点にある。

上記の各Ｉ１０　　システムは、データの受信と同時に
データの送信を実行することが可能でおる。

また、各Ｉ１０　　システムは、データの受信嘲送信中
は、受信したクロック信号を後続段のＩ１０システムへ
中継することはしないが、自局に割当てられたビット数
に等しいクロックおよびデータを受信した後は、受信し
たクロック信号およびデータは、そのま＼後続段のＩ／
Ｏ　　システムへ中継する。

〔発明の実施例〕

以下、本発明の一実施例を第１．２．３図によシ説明す
る。

第１図は、本実施例のシステム構成を示す概略ブロック
図でらる。

主局１は、本システムのデータ通信を制御する機能をイ
する部分で、クロックパルス出力部８から、クロックパ
ルスを光信号として出力し、クロックパルス通信路６の
オプチカルファイバーを通し、初段のＩ／Ｏ　　システ
ム２のクロックパルス入力部ｌＯのホトトランジスタに
送る。

又同時Ｋ、主局１のシリアルデータ出力部９からは、シ
リアルデータが、光信号として、シリアルデータ通信路
７を通して、初段のＩ／Ｏ　　システム２のシリアルデ
ータ入力部１１のホ））ランジスタに送られる。

初段Ｉ１０　　システム２の出力部８，９からの光信号
（クロックおよびシリアルデータ）は、通信路６．７を
通し、次段のＩ／Ｏ　　システム３０入力部１Ｏ１１１
１Ｃ１）るそれぞれのホ））ランジスタに送られる。

次段Ｉ１０　　システム３の出力部８．９は同じように
、通信路６．７を通してさらに後続段のＩ１０システム
４０入力部ＬＧ、１１に接続される。

このような縦続ｆ！に続が、必要なＩ／Ｏ　　システム
の段数だけ行なわれた後、最終段のＩ／Ｏ　　システム
５の出力部８，９は、通信路６．７を通して主局１の入
力部１０．１１に接続される。このように本実施例に２
いては、主局および多数のＩ１０システムが、クロック
用およびシリアルデータ用の２本の通信路によシ、リン
グ状に接続される。

なお、第１図では図示を省略されているが、各１１０シ
ステムには、第３図に関して後述するように必１１！表
データな填り込み、これに基づいて制御、調整を行なり
と共に１　クロックおよび自局宛でないデータを後続段
Ｉ１０　　に転送する機能部品（マイクロプロセツサや
ＣＰＵなど）が備えられている。

第２図は、主局ｌの内部回路を示すブロック図である。

クロ７クパルス出力ｓ８（この例では、ＬＥＤよりなる
）には、クロックパルス発振回路１４で発生されたパル
スがアンドゲート５１を介して供給され、パルス状の光
信号に変換されて出力される。

これと同時に、前記パルスはクロンクツくルス出力制御
カウ／り２９によって計数される。カクンタ２９のＱ出
力は、予定数計数するまではノ〜イレベルでおり、その
後カウントアツプするまではａ−Ｖベルである。

このＱ出力によって前記アンドゲート５１が開閉される
ので、８に対しては、予定ノくルス数を出力したら、そ
の後予定時間はパルス出力を停止させるという周期で制
御されたパルスが入力され、光信号のクロックパルスと
して出力される。

又このクロックパルスは、アドレスカクンタ１５のクロ
ック入力端子ＣＫにも入力され、前記したクロックパル
ス出力制御の１周期毎に、アドレス出゛カデータが１加
算されるように動作する。

前記クロックパルスはまた、メモリセレクトカラ／り１
８にも入力されて計数される。このメモリセレクトカラ
／り１８は、接続されＣいるＩ１０システムごとに設定
されているデータビット数に応じてあらかじめプレグラ
ムされたタイミングで、Ｃ３Ｉ〜ＣＳｎのいずれか１つ
のＱ出力端がローレベルになるよりに設定されている。

。その結果、バッファメモリ２０．２１〜２４゜２５のい
ずれか１つのメモリ対がセレクトされて有効になる。

なお、第２図の各メモリ対のうち、左側のもの２０　、
２２　、・・・・・・２４＋１１ｆｌデータバツフアメ
モリであシ、右側のもの２１．２３・・・・・・２５は
入力データバツ７アメモリである。また最上段のメモリ
対２０．２１は初段Ｉ１０　　システム２に対応し、最
下段のメモリ対２４．２５は最終Ｉ１０　　システム５
に対応するというように、各メモリ対は固有のＩ／Ｏ　
　システムに対応づけられている。

セレクトされたメモリ対の内、アドレスカウンタ１５か
ら出力されるアドレスデータで指定されたアドレスの、
出力データバッファメモリのデータが、シリアルデータ
出力シフトレジスタ１６の入力端子ＰＩＮに入力される
。

これにより、出力シフトレジスタ１６の５ＯＵＴ端子か
ら出力されるシリアルデータが、シリアルデータ出力部
９（この例では、Ｌ、ＥＤ）により光信号に変換され、
通信路７を介して外部に出力される〇一方、シリアルデータ入力部１１（例えば、フォトトラ
ンジスタ）から入力されたシリアルデータは、シリアル
データ入力シフトレジスタ１７の５ＩＮ４子に入力され
、このシフトレジスタの出力端子ＰＯＵＴからパラレル
データとして出力される。

このデータは、その時に有効状、１にあるメモリ対の人
力データバッファメモリの、アドレスカウンタ１５の出
力によって定まるアドレスに記憶される。

クロックパルス遅延補償＠路１９は、クロックパルス発
振器１４よりのクロックパルスを供給されると共に、こ
のクロックパルスとが主局１の出力ｆｓ８を送出され、
各Ｉ１０を通過して再び主局１に戻るのに必要な遅延時
間を紀憶し、シリアルデータ入力シフトレジスタ１７の
クロック人力ＣＫに供給されるクロック信号のタイミン
グを定めるように動作する。

前記入力データバッファメモリ２１．２３・・・・・・
２５上に配憶されたデータは、コンビエータ部１２から
の指示により、バス切換回ｌ１ｌ）１３でア、クセスの
タイミング［４１が行なわれた上で、コンピュータ部１
２に読み取られる。

一方、出力データバツ７アメモ！＋２０．２２゜・・・
・・・２４に対しても、同じような、コンピュータ部１
２によるバス切換制御が行なわれ、コンビエータ部１２
からのデータが誉き込まれる。

第３図は、第１図に示したＩ／Ｏ　　システム２゜３．
４．５のインターフェイス部の回路ブロック図である。

なお、これらのＩ／Ｏ　　システムは実買上同じ構成で
あり、その動作も同じであるので、ここではＩ／Ｏ　　
システム２についてのみ図示、説明する。

イ／ターフエイスリセットワンシ曹ット３４は、リトリ
ガ２プルのワンシツットマルテノ（イブレータで構成さ
れ、予定時間内にクロックパルスが入力されないと、そ
のＱ出力がローレベルに反転してデータビット数カウ／
り３１をクリアーし、同時に７リツプフロツグ３５をセ
ットする。

このように、カウンタ３１がクリアーされた状態では、
カウンタ３１の出力Ｑｎはローレベルでｂ９、アントゲ
−）３７．３９は開かれ、ナントゲート４５は閉じられ
ている。それ故に、クロックパルス人力ｓ１０よりクロ
ククノ（ルスが入力されると、データビット数カウ／り
３１がこれをカウントする。

また同じクロックパルスはアンドゲート３９を介シテデ
ータ入力シフトレジスタ３２にも供給されるので、前記
カウンタ３１のカウントがフルカウントにな９、そのＱ
ｎ出力がハイレベルになってアンドゲート３９が閉じら
れるまで、シリアルデータ入力部１１から人力される／
リアルデータは、データ人カンフトレジスタ３２に取り
込まれる。

またこれと同時に、前記クロックパルスはデータ出力シ
フトレジスタ３３のクロック入力端子ＣＫにも供給され
る。一方、この時フリップ７０クプは、クロック人力に
よってリセットされており、そのＱ出力がハイレベルで
アンドゲート４１が開かれているので、このデータ出力
シフトレジスタ３３にＩ／Ｏ　部３０から設定されたデ
ータは、アンドゲート４１およびノアゲート４３を介し
て、シリアルデータ出力部９にシリアルデータとして出
力される。

このとき、後続段の各Ｉ１０　　システムでは、クロッ
クを受信する状、嘘にはないので、各スリップフロップ
３５はセット状態にめす、アンドゲート４７が開かれて
いる。

それ故に、前段のＩ／Ｏ　　システムから後続段の各Ｉ
１０　　システムのデータ入力部１１に伝送されたシリ
アルデータは、アンドゲート４７およびノアゲート４３
を通シ、データ出力部９から後続段のＩ／Ｏ　　システ
ムにそのま＼伝送される。

データビット数カウンタ３１がフルカウントになると、
そのＱｎ出力がハイレベルになるので、このカフ／り３
１のクロック入力のアンドゲート３７が閉じられる。そ
して、前記Ｑｎ出力は、ワンシツット３４のＱ出力によ
ってカウンタ３１がりセットされるまでハイレベルに固
定される。

これによりア／トゲ−）３７．３９は閉じられ、ナント
ゲート４５が開０為れるので、クロックパルス出力部８
には、入力部１０に供給されたクロックパルスがそのま
ま出力される。

また、このとき、フリップフロップ３５はセット状、帳
となり、そのＱ出力によってアンドゲート４７が開かれ
、アントゲ−）４１が閉じられるので、シリアルデータ
出力部９には、シリアルデータ入力部１１よシ入力され
たシリアルデータが、アンドゲート４７ｊｉ！−よびノ
アゲート４３を介してそのまま出力される。

以上のよう圧して、＃！３図のＩ／Ｏ　　システムは、
データビット数カウンタ３１の設定によって決まる自局
に必要なビット数のデータ’ｅ１取り込んでＩ／Ｏ　部
３０に入力し、又必要なピットａのデータをｌ１０８３
０から出力する。そしてその後は、クロックパルスの入
力が予定時間以上途絶えるまで、このＩ／Ｏ　システム
は、次段のＩ／Ｏ　　システムに１主局１から伝送され
たクロックパルス及びシリアルデータをただ伝送する（
素通シさせる）だけの動作を行なり。

これと同じ動作を、第１図のようにループ状に接続され
た全てのＩ／Ｏ　　システムが行なうために、各Ｉ１０
　　システムは、予め設定された必要なビット数のデー
タを、順次に送・受信することが可能になる。

以上に述べた本発明の通信システムの動作を、第４図の
具体的なシステム構成例の場合にりいて、第５図のタイ
ムチャートを参照してさらに詳細に説明する。

館４図では、主局１とＩ／Ｏ　　システム２〜４が通信
路６および７によってループ状に接続されており、Ｉ／
Ｏ　　システム２，３．４はそれぞれ、８ビツト、４ビ
ツト、６ビツトに設定されている。

換言すれは、■１０　システム２〜４の各データビット
数カウンタ３１はそれぞれ８，４．６１のクロックをカ
ウントしたときにカウントアツプするよりに設定されて
いる。

主局１は、そのクロックパルス発振回路１４およびクロ
ックパルス出力制御カウンタ２９によって、第５図（Ａ
）のように、前記各Ｉ１０　　システムのビット数の和
（この例では、１８個になる）に等しい数のクロックパ
ルスを連続的に出力し、その後予定時間Ｔの間はクロッ
クパルスの送出を停止するという動作をくり返す。

前記時間Ｔは、ある時間Ｔ１以上クロックが入力されな
いときに、各１１０　　システムのインター７エイスリ
セツトワ／シ璽ツト３４のＱ出力が、ローレベルに反転
してデータビット数カウンタ３１がクリアされる場合の
、前記時間Ｔｓ　よりも長く選ばれる。

初めに、第４図の通信システムは、主局１がらのクロッ
クパルスが送出されていない状態にあると仮定すると、
Ｉ／Ｏ　システム２〜４のすべてのインターフェイスリ
セットワンショット３４のＱ出力はローレベルにあり、
データビット数カウンタ３１はクリアされた状態にある
。

第５図（Ａ）のように、時刻ｔＱにおいて、主局１から
クロックパルスが初段のＩ／Ｏ　　システム２に向けて
送信されると、第５図（Ｂ）に示すように、インターフ
エイスリセノトヮンシ冒ノド３４のＱ出力がハイレベル
となシ、そのデータビット数カウンタ３１はクロックの
カウントを開始する。

これと同時に、前述したような、Ｉ／Ｏ　部３゜に対す
る入力データの取少込みおよび主局１に対する出力デー
タの送出が行なわれる。この閣、第５図（Ｃ）に示すよ
りに初段のＩ／Ｏ　　システム２のクロックパルス出力
部８がらのりαツク送出は行なわれない。

データビット数カウンタ３１が８ｆｉのクロックをカウ
ントした時刻ｔｌＫ、そのＱｎ出力がハイレベルになる
と、主局１から送信されたクロックパルスおよびシリア
ルデータは初段のＩ／Ｏ　　システム２を索通りし、第
５図（Ｃ）から分るよりに、次段のＩ／Ｏ　　システム
３に向けて送出される。

クロックパルスが次段のＩ／Ｏ　　システム３に受傷さ
れると、同図（Ｄ）に示すように、次段のＩ１０システ
ム３のインターフェイスリセットワンショット３４のＱ
出力がハイレベルとなり、そのデータビット数カウ／り
３１はクロックのカウントを開始する。

そして、カウンタ３１が４ビツトに相当する４１１！の
クロックをカウントするまでは、次段のＩ１０システム
３において、１７０部３０に対する入力データの取り込
みおよび主局１に対する出力データの送出が行なわれる
。

この間、第５図（Ｅ）に示すように、次段のＩ１０シス
テム３のクロックパルス出力部８がらのクロック送出は
行なわれない。

データビット数カウンタ３１が４個のクロックをカウン
トした時刻ｔ２に、そのＱｎ出力がハイレベルになると
、主局１から送信され、初段のＩ１０システム２を素通
りしたクロックパルスおよびシリアルデータは、次段の
Ｉ／Ｏ　　システム３を素通りし、第５図（ＩＥ）から
分るように１後続段のＩ１０システム４に向けて送出さ
れる。

り１ツクパルスが後続段のＩ／Ｏ　　システム４に受信
されると、同図（Ｆ）に示すように、後続段のＩ／Ｏ　
システム４のインター７エイスリセツトワ／シ璽ツト３
４のＱ出力がハイレベルとなり、そのデータビット数カ
ウンタ３１はクロックのカウントを開始する。

これと同時に、ｌ１０８３０に対する６ビツト分の入力
データの取り込みおよび出力データの主局１に対する送
出が行なわれる。この場合、第５図（Ｇ）から分るより
に、最終段のＩ／Ｏ　　システム４からのクロックの送
出は全く行なわれない。

以上のようにして、主局１とＩ／Ｏ　　システム２〜４
０間のデータ授受が行なわれるので、主局１は、例えば
、各初段のＩ／Ｏ　　システムに対して制御指令を送出
し、反対に各段のＩ／Ｏ　　システムから前記指令に対
する応答や検出データを受取ることができる。

本発明者らの実験に３いて、クロックパルスの発振周波
数を１６　ＭＨｚにし、８台のＩ／Ｏ　　システムをリ
ボン状に廣続し、各Ｉ１０　　システムのデータ込受信
ビット数を８ビツトに設定したところ、各Ｉ１０　　シ
ステムに５μ秒周期で、８ビツトのデータ送受信が同時
に行なえる通信システムが可能でめった。

これは、８ビツトのマイクロコンピュータシステムが、
システム内のメモリをアクセスするスピードと同等でお
るから、非常に高速に外部Ｉ１０システムをアクセスで
きるようになったことが証明される。

また第３図からもわかるように、インターフェイス部の
ハードウェアーが非常にシンプルに構成烙れている几め
に、非常に安価で、かつ信頓性の−い通信システムな′
Ａ現することができる。又各Ｉ１０　　システムのデー
タビット畝を自由に設定できる事により、ｉｌ＃ｌ日間
の無い通信システムが冥現できる。

〔発明の効果〕

以上の説明から明らかなよりに、不発明によれば、つど
のような優れた効果が連成される。

（１）データの送受信を全く同時並行的に行なうことが
可能である。

（２）データの送受信元の局４指定など、通信プロトコ
ル手段としてだけ必要なデータを出力する必要が無い。

（３）％Ｉ１０　　システムが同ｌＪ＃□□□データを
出力するなどの危険が全く無い。

（４）各Ｉ１０　　システムがデータを送５を信できる
周期を、信号が通信システムのループを一巡するに要す
る時Ｍ（約数μｍ１）まで短縮可能であるため、高速愼
構の促Ｉ＃も可能である。

（５）１が１＃データを各Ｉ１０　　に出力した後、ｉ
／Ｏ　がこれに応答したこ２をボすフィードバックデー
タが、約１局期に相当する数μＳ後に得られる。

（６）　Ｉ　１０　への制御データを、主局のメモリー
上にパターンとして設定可能でわるために、Ｉ／Ｏの制
御プログラムが非常に理解しやすくなる。

（７）データ送受信のための複雑なンフト制御が不要と
なる。

（８）インターフェイス部分がシンプルであるために安
価でめり、また応用性が藁くｌる。

【図面の簡単な説明】

第１図は本発明の１笑施例のシステム構成を示す概略ブ
ロック図である。第２図は第１図中の主局のブロック図
でジる。第３図は第１図中のＩ１０システムのブロック
図でるる。第４図は本発明の具体例を示す概略ブロック
図である。第５図は第４図の動作を説明するためのタイ
ムナヤートでめるＯ１・・・主局、２，３，４．５・・・Ｉ／Ｏ　　システ
ム、６・・・クロックパルス通信路、７・・・シリアル
データ通信路、８・・・クロックパルス出力部、９・・
・シリアルデータ出力部、１０・・・クロックパルス入
力部、１１・・・シリアルデータ入力部、１２・・・コ
ンビ二−タ部、１３・・・パス切換回路、１４・・・ク
ロックパルス発振回路、１５・・・アドレスカウンタ、
１６・・・シリアルデータ出力シフトレジスタ、１７・
・・シリアルデータ入力シフトレジスタ、五８・・・メ
モリセレクトカウンタ、１９・・・クロックパルス遅延
補償回路、２０，２２．２４・・・出力データパンツア
メモリ、２１．・２２．２３・・・入力データバッファ
メモリ、２６・・・出力データバス、２７・・・アドレ
スデータバス、２８・・・入力データバス、２９・・・
クロックパルス出力ｉｌｌ　＃カウンタ、３０・・・Ｉ
／Ｏ　　部、　　３１　・＝・データビット数カクンタ
、３２・・・データ人カシフトＶジスタ、３３・・・デ
ータ出力シフトレジスタ、３４・・・イ／クー７エイス
リセツトワンシテツト、３５・・・フリップ７０ツブ代理人弁理士　　モ　本　道　人第　】　Ｚ第　　　２　　　図第　　　３　　　図

Claims

【特許請求の範囲】

（１）主局および複数のＩ／Ｏシステムがクロックパル
ス通信路およびシリアルデータ通信路によってループ状
に接続された通信系における通信制御方法であって、主局は、予め設定された個数のクロックパルスおよびこ
れに対応するシリアルデータをそれぞれ前記クロックパ
ルス通信路およびシリアルデータ通信路に送出し、各Ｉ／Ｏシステムは、自局のクロックパルス入力部に入
力されたクロックパルスを、その先頭から自局に割当て
られた個数だけ取り込み、残りのクロックパルスは、そ
のクロックパルス出力部から後続のＩ／Ｏに向けて再送
し、前記のように取り込むクロックと同じタイミングで、シ
リアルデータ入力部に入力されたシリアルデータを取り
込み、さらに前記シリアルデータの取り込みと同じタイミング
で、自局からの送信データをそのシリアルデータ出力部
からシリアルデータ通信路上に送出すると共に、各Ｉ／Ｏシステムは、自局にクロックを取り込まないタ
イミングにおいては、シリアルデータ入力部に受信され
たシリアルデータを、そのままシリアルデータ出力部か
らシリアルデータ通信路上に送出することを特徴とする
通信制御方法。
（２）各Ｉ／Ｏシステムは、そのクロックパルス入力部
にクロックパルスが入力されなくなった後、予定時間を
経過したときは、そのクロックパルス入力部に入力され
たクロックパルスを、そのクロックパルス出力部からク
ロックパルス通信路上に送出することを禁止されること
を特徴とする前記特許請求の範囲第１項記載の通信制御
方法。
（３）データとクロックが同期していることを特徴とす
る前記特許請求の範囲第１項または第２項記載の通信制
御方法。
（４）主局および複数のＩ／Ｏシステムが、クロックパ
ルス通信路およびシリアルデータ通信路によってループ
状に接続された通信系における通信制御装置であって、主局は、クロックパルス発生手段と、前記クロックパルス発生手段の出力クロックを供給され
、個々のＩ／Ｏシステムが取り込むクロック数の総和に
等しい一連のクロックを、予定のインターバルをおいて
、そのクロックパルス出力部からクロックパルス通信路
に送出する手段と、個々のＩ／Ｏシステムに対応して設
けられた複数対の出力データバッファメモリおよび入力
データバッファメモリと、個々のＩ／Ｏシステムが取り込むクロック数ごとに、対
応する出力データバッファメモリ・入力データバッファ
メモリ対を選択する手段と、前記クロックパルス発生手
段の出力クロックを供給されて、前記出力データバッフ
ァメモリおよび入力データバッファメモリのアドレスを
指定する手段と、前記選択手段によって選択された出力データバッファメ
モリの、前記アドレス指定手段によって指定されたアド
レスから読み出されたデータを、シリアルデータ通信路
に向けて送出するシリアルデータ出力部と、シリアルデータ通信路を介してシリアルデータ入力部に
受信されたデータを、選択手段によって選択された入力
データバッファメモリの、前記アドレス指定手段によっ
て指定されたアドレスに記憶させる手段とを具備したこ
とを特徴とする通信制御装置。
（５）データはシリアルデータであることを特徴とする
前記特許請求の範囲第４項記載の通信制御装置。
（６）データとクロックが同期していることを特徴とす
る前記特許請求の範囲第４項または第５項記載の通信制
御装置。
（７）主局および複数のＩ／Ｏシステムが、クロックパ
ルス通信路およびシリアルデータ通信路によってループ
状に接続された通信系における通信制御装置であって、Ｉ／Ｏシステムは、クロックパルス通信路を介してそのクロックパルス入力
部に入力されるクロックパルスを計数し、当該Ｉ／Ｏシ
ステムに予め設定されたビット数に等しい数のクロック
パルスを計数したときに出力を反転されるデータビット
数カウンタと、データビット数カウンタの出力反転に応答してデータビ
ット数カウンタへのクロックパルスの供給を遮断する手
段と、データビット数カウンタが計数状態にあるとき、シリア
ルデータ通信路を介してシリアルデータ入力部に入力さ
れるデータをＩ／Ｏ部に取り込む手段と、データビット数カウンタが計数状態にあるとき、Ｉ／Ｏ
部から出力されたデータを、シリアルデータ出力部を介
してシリアルデータ通信路上に送出する手段と、前記データビット数カウンタの出力が反転した後、その
クロックパルス入力部に入力されるクロックパルスを、
クロックパルス出力部からクロックパルス通信路上に送
出する手段と、前記データビット数カウンタの出力が反転した後、その
シリアルデータ入力部に入力されるデータを、シリアル
データ出力部からシリアルデータ通信路上に送出する手
段とを具備したことを特徴とする通信制御装置。
（８）データのＩ／Ｏ部への取り込みおよびシリアルデ
ータ通信路上への送出は、クロックのタイミングで行な
われることを特徴とする前記特許請求の範囲第７項記載
の通信制御装置。
（９）データとクロックとが同期していることを特徴と
する前記特許請求の範囲第７項または第８項記載の通信
制御装置。
（１０）データビット数カウンタは、当該Ｉ／Ｏシステ
ムへのクロックパルスが予定時間以上入力されないとき
にクリアされることを特徴とする前記特許請求の範囲第
７項ないし第９項のいずれかに記載の通信制御装置。
（１１）データはシリアルデータであることを特徴とす
る前記特許請求の範囲第７項ないし第１０項のいずれか
に記載の通信制御装置。