JPH0369235A - シリアルデータ送信回路 - Google Patents
シリアルデータ送信回路Info
- Publication number
- JPH0369235A JPH0369235A JP1205902A JP20590289A JPH0369235A JP H0369235 A JPH0369235 A JP H0369235A JP 1205902 A JP1205902 A JP 1205902A JP 20590289 A JP20590289 A JP 20590289A JP H0369235 A JPH0369235 A JP H0369235A
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- JP
- Japan
- Prior art keywords
- data
- transmission
- serial data
- host processor
- time
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 49
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000036962 time dependent Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ送信回路に関し、特にデータ通
信用制御装置において、入力さたパラレルデータを、時
間制御しながらシリアルデータとして送出するシリアル
データ送信回路に関する。
信用制御装置において、入力さたパラレルデータを、時
間制御しながらシリアルデータとして送出するシリアル
データ送信回路に関する。
従来、この種のシリアルデータ送信回路は、第１の例と
して第３図に示すように、ホストプロセッサ２ＯＡから
のパラレルデータＰＤＩをラッチし出力制御信号ＯＣに
より出力する送信バッファ回路１と、この送信バッファ
回路１からのパラレルデータをラッチしクロック信号Ｃ
ＫによりシリアルデータＳＤＯとして出力する送信シフ
トレジスタ２と、この送信シフトレジスタ２にラッチさ
れたパラレルデータがシリアルデータＳＤＯとして全て
送出されたことを検出し出力制御信号ＯＣを出力するバ
ッファ出力制御回路３とを有する構成となっていた。
して第３図に示すように、ホストプロセッサ２ＯＡから
のパラレルデータＰＤＩをラッチし出力制御信号ＯＣに
より出力する送信バッファ回路１と、この送信バッファ
回路１からのパラレルデータをラッチしクロック信号Ｃ
ＫによりシリアルデータＳＤＯとして出力する送信シフ
トレジスタ２と、この送信シフトレジスタ２にラッチさ
れたパラレルデータがシリアルデータＳＤＯとして全て
送出されたことを検出し出力制御信号ＯＣを出力するバ
ッファ出力制御回路３とを有する構成となっていた。
シリアルデータＳＤＯの送信は、所定の時間間隔をもっ
て行なわれ、この時間間隔の管理はホストプロセッサ２
０＾がプログラム等により行っていた。すなわち、送信
シフトレジスタ２から送出するデータがなくなり、所定
の時間経過すると次のパラレルデータＰＤＩがホストプ
ロセッサ２ＯＡから送られてきてシリアルデータＳＤＯ
の送信を行うようになっていた。
て行なわれ、この時間間隔の管理はホストプロセッサ２
０＾がプログラム等により行っていた。すなわち、送信
シフトレジスタ２から送出するデータがなくなり、所定
の時間経過すると次のパラレルデータＰＤＩがホストプ
ロセッサ２ＯＡから送られてきてシリアルデータＳＤＯ
の送信を行うようになっていた。
また、第２の例として第４図に示すように、ホストプロ
セッサ２０ａから送信停止信号ＴＳが出力され、この送
信停止信号ＴＳにより送信シフトレジスタ２へのクロッ
ク信号ＣＫの伝達を制御し、シリアルデータＳＤＯの送
信の時間間隔を制御する槽底となっていた。
セッサ２０ａから送信停止信号ＴＳが出力され、この送
信停止信号ＴＳにより送信シフトレジスタ２へのクロッ
ク信号ＣＫの伝達を制御し、シリアルデータＳＤＯの送
信の時間間隔を制御する槽底となっていた。
上述した従来のシリアルデータ送信回路は、シリアルデ
ータＳＤＯの送信の時間間隔の制御を、第１の例ではホ
ストプロセッサ２ＯＡでプログラムにより行い、第２の
例ではホストプロセッサ２０Ｂからの送信停止信号ＴＳ
により行う構成となっているので、何れの例においても
ホストプロセッサの負担が重くなるという欠点がある。
ータＳＤＯの送信の時間間隔の制御を、第１の例ではホ
ストプロセッサ２ＯＡでプログラムにより行い、第２の
例ではホストプロセッサ２０Ｂからの送信停止信号ＴＳ
により行う構成となっているので、何れの例においても
ホストプロセッサの負担が重くなるという欠点がある。
本発明の目的は、ホストプロセッサの負担を軽減するこ
とができるシリアルデータ送信回路を提供することにあ
る。
とができるシリアルデータ送信回路を提供することにあ
る。
本発明のシリアルデータ送信回路は、ホストプロセッサ
からのパラレルデータをラッチし出力制御信号により出
力する送信バッファ回路と、この送信バッファ回路から
のパラレルデータをラッチしクロック信号によりシリア
ルデータに変換して出力する送信シフトレジスタと、こ
の送信シフトレジスタにラッチされたパラレルデータが
シリアルデータとして全て送出されたことを検出し前記
出力制御信号を出力するバッファ出力制御手段と、前記
ホストプロセッサからの時間データを入力しこの時間デ
ータが指定する時間だけ前記送信シフトレジスタによる
シリアルデータの送出を停止するタイマカウンタ回路と
を有している。
からのパラレルデータをラッチし出力制御信号により出
力する送信バッファ回路と、この送信バッファ回路から
のパラレルデータをラッチしクロック信号によりシリア
ルデータに変換して出力する送信シフトレジスタと、こ
の送信シフトレジスタにラッチされたパラレルデータが
シリアルデータとして全て送出されたことを検出し前記
出力制御信号を出力するバッファ出力制御手段と、前記
ホストプロセッサからの時間データを入力しこの時間デ
ータが指定する時間だけ前記送信シフトレジスタによる
シリアルデータの送出を停止するタイマカウンタ回路と
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、ホストプロセッサ２０からのパラレルデ
ータＰＤＩをラッチし出力制御信号ＯＣにより出力する
送信バッファ回路１と、この送信バッファ回路１からの
パラレルデータをラッチし、クロック信号ＣＫによりシ
リアルデータＳＤＯに変換して出力する送信シフトレジ
スタ２と、この送信シフトレジスタ２にラッチされたパ
ラレルデータがシリアルデータＳＤＯとして全て送出さ
れたことを検出し、出力制御信号ＯＣをゲート回路４を
介して出力するバッファ出力制御回路３と、ホストプロ
セッサ２０からの時間データＴＤを入力しこの時間デー
タＴＤが指定する時間だけゲート回路４により出力制御
信号ＯＣの伝達を停止して送信バッファ回路ｌから送信
シフトレジスタ２へのパラレルデータの伝達を停止し、
送信レジスタ２によるシリアルデータＳＤＯの送出を停
止するタイマカウンタ回路５とを有する構成となってい
る。
ータＰＤＩをラッチし出力制御信号ＯＣにより出力する
送信バッファ回路１と、この送信バッファ回路１からの
パラレルデータをラッチし、クロック信号ＣＫによりシ
リアルデータＳＤＯに変換して出力する送信シフトレジ
スタ２と、この送信シフトレジスタ２にラッチされたパ
ラレルデータがシリアルデータＳＤＯとして全て送出さ
れたことを検出し、出力制御信号ＯＣをゲート回路４を
介して出力するバッファ出力制御回路３と、ホストプロ
セッサ２０からの時間データＴＤを入力しこの時間デー
タＴＤが指定する時間だけゲート回路４により出力制御
信号ＯＣの伝達を停止して送信バッファ回路ｌから送信
シフトレジスタ２へのパラレルデータの伝達を停止し、
送信レジスタ２によるシリアルデータＳＤＯの送出を停
止するタイマカウンタ回路５とを有する構成となってい
る。
タイマカウンタ回路５は、ホストプロセッサ２０から時
間データＴＤが入力されるとこの時間データＴＤに従っ
て初期値が設定されダウンカウントを開始し、低レベル
の信号を出力してバッファ出力制御回路３から出力され
る出力制御信号ＯＣの送信バッファ回路ｌへの伝達を停
止する。
間データＴＤが入力されるとこの時間データＴＤに従っ
て初期値が設定されダウンカウントを開始し、低レベル
の信号を出力してバッファ出力制御回路３から出力され
る出力制御信号ＯＣの送信バッファ回路ｌへの伝達を停
止する。
ダウンカウントが進み°゛Ｏ″になるとダウンカウント
を停止し出力信号を高レベルにし、出力制御信号ＯＣを
送信バッファ回路１へ伝達して送信バッファ回路１にラ
ッチされているパラレルデータを送信シフトレジスタ２
へ伝達する。そしてシリアルデータＳＤＯが送信される
。
を停止し出力信号を高レベルにし、出力制御信号ＯＣを
送信バッファ回路１へ伝達して送信バッファ回路１にラ
ッチされているパラレルデータを送信シフトレジスタ２
へ伝達する。そしてシリアルデータＳＤＯが送信される
。
従って、シリアルデータＳＤＯの送信時間間隔は時間デ
ータにより決定され、ホストプロセッサ２０はパラレル
データＰＤＩ及び時間データＴＤを送出するだけで、そ
の後の送信時間間隔の制御を行なわなくて済む。
ータにより決定され、ホストプロセッサ２０はパラレル
データＰＤＩ及び時間データＴＤを送出するだけで、そ
の後の送信時間間隔の制御を行なわなくて済む。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、タイマカウンタ回路５の出力信号により
クロック信号ＣＫの送信シフトレジスタ２への伝達を停
止し、直接送信シフトレジスタ２のシリアルデータＳＤ
○の送信動作を停止するようにしたものであり、効果は
第１の実施例と同様である。
クロック信号ＣＫの送信シフトレジスタ２への伝達を停
止し、直接送信シフトレジスタ２のシリアルデータＳＤ
○の送信動作を停止するようにしたものであり、効果は
第１の実施例と同様である。
以上説明したように本発明は、ホストプロセッサから時
間データを受けとり、この時間データによる時間だけシ
リアルデータの送信を停止する構成とすることにより、
ホストプロセッサは時間データ及びパラレルデータを送
出するだけでよいので、ホストプロセッサの負担を軽減
することができる効果がある。
間データを受けとり、この時間データによる時間だけシ
リアルデータの送信を停止する構成とすることにより、
ホストプロセッサは時間データ及びパラレルデータを送
出するだけでよいので、ホストプロセッサの負担を軽減
することができる効果がある。
図はそれぞれ従来のシリアルデータ送信回路の第１及び
第２の実施例を示すブロック図である。
第２の実施例を示すブロック図である。
１・・・送信バッファ回路、２・・・送信シフトレジス
タ、３・・・バッファ出力制御回路、４，４Ａ・・・ゲ
ート回路、５・・・タイマカウンタ回路、１０゜１０Ａ
〜１０ｃ・・・シリアルデータ送信回路、２０゜２ＯＡ
、２０Ｂ・・・ホストプロセッサ。
タ、３・・・バッファ出力制御回路、４，４Ａ・・・ゲ
ート回路、５・・・タイマカウンタ回路、１０゜１０Ａ
〜１０ｃ・・・シリアルデータ送信回路、２０゜２ＯＡ
、２０Ｂ・・・ホストプロセッサ。
Claims (1)
- ホストプロセッサからのパラレルデータをラッチし出力
制御信号により出力する送信バッファ回路と、この送信
バッファ回路からのパラレルデータをラッチしクロック
信号によりシリアルデータに変換して出力する送信シフ
トレジスタと、この送信シフトレジスタにラッチされた
パラレルデータがシリアルデータとして全て送出された
ことを検出し前記出力制御信号を出力するバッファ出力
制御手段と、前記ホストプロセッサからの時間データを
入力しこの時間データが指定する時間だけ前記送信シフ
トレジスタによるシリアルデータの送出を停止するタイ
マカウンタ回路とを有することを特徴とするシリアルデ
ータ送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205902A JPH0369235A (ja) | 1989-08-08 | 1989-08-08 | シリアルデータ送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205902A JPH0369235A (ja) | 1989-08-08 | 1989-08-08 | シリアルデータ送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369235A true JPH0369235A (ja) | 1991-03-25 |
Family
ID=16514642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205902A Pending JPH0369235A (ja) | 1989-08-08 | 1989-08-08 | シリアルデータ送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6655391B2 (en) | 2000-09-13 | 2003-12-02 | Kao Corporation | Combination applicator having oppositely directed brushes |
-
1989
- 1989-08-08 JP JP1205902A patent/JPH0369235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6655391B2 (en) | 2000-09-13 | 2003-12-02 | Kao Corporation | Combination applicator having oppositely directed brushes |
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