JP2009010914A - データ出力装置及びこれを備える半導体メモリ装置 - Google Patents

Abstract

【課題】データの遷移を感知してスルー率を制御し、一定のスルー率を維持するデータ出力装置及びこれを備える半導体メモリ装置を提供すること。
【解決手段】複数のデータの遷移個数を感知してスルー率制御情報を出力するスルー率制御部と、前記スルー率制御情報を受信し、調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力するデータドライブ部とを備えることを特徴とする。
【選択図】図２

Description

本発明は、半導体装置の出力ドライバに関し、特に、半導体メモリ装置において、内部データをチップの外部に出力するために用いられる出力ドライバに関する。

半導体メモリ装置は、数百万個のメモリセルを備えており、これらのメモリセルにデータを書き込むか、又は書き込まれたデータを読み出すためにデータを入出力するのが基本的な機能である。半導体メモリ装置に書き込まれたデータを読み出すためには、データをチップの外部に出力する出力ドライバを必要とするが、本発明は、このような出力ドライバに関するものである。

図１は、従来の出力ドライバを示した図である。

従来の出力ドライバは、プリドライバ１１０及びプッシュプル増幅器１２０を備える。プリドライバ１１０は、出力されるデータＯＵＴの論理状態を確定し、データが出力されなかった場合は、プッシュプル増幅器１２０をハイインピーダンス（Ｈｉ−Ｚ）状態に維持させる。ここで、駆動電源ＶＤＤＱは高電圧電源であり、接地電源ＶＳＳＱは低電圧電源である。

プリドライバ１１０のアップデータ入力側ＵＰ＿ＤＡＴＡは、出力ドライバから出力されるデータＯＵＴが「ハイ」値を有するときに「ハイ」値を維持し、ダウンデータ入力側ＤＯＷＮ＿ＤＡＴＡは、出力ドライバから出力されるデータＯＵＴが「ロー」値を有するときに「ロー」値を維持する。

データが出力されないとき、すなわち、アップデータ入力側ＵＰ＿ＤＡＴＡに「ロー」が、ダウンデータ入力側ＤＯＷＮ＿ＤＡＴＡに「ハイ」が入力されるとき、プッシュプル増幅器１２０のトランジスタは全てオフされる。したがって、出力ドライバは、ハイインピーダンス状態を維持することになる。

アップデータ入力側ＵＰ＿ＤＡＴＡ及びダウンデータ入力側ＤＯＷＮ＿ＤＡＴＡの両方に「ハイ」が入力されるときに、プッシュプル増幅器１２０のＰＭＯＳトランジスタはオンされるが、ＮＭＯＳトランジスタはオフされる。したがって、このときは、出力ドライバが「ハイ」データを出力する。

アップデータ入力側ＵＰ＿ＤＡＴＡ及びダウンデータ入力側ＤＯＷＮ＿ＤＡＴＡの両方に「ロー」が入力されるときに、プッシュプル増幅器１２０のＮＭＯＳトランジスタはオンされるが、ＰＭＯＳトランジスタはオフされる。したがって、このときは、出力ドライバが「ロー」データを出力する。

出力ドライバから出力される信号の傾きをスルー率（ｓｌｅｗ ｒａｔｅ）という。例えば、３Ｖ／ｎｓのように表示するが、これは、１ｎｓ時間、３Ｖの大きさでアクティブになる速度を意味する。

半導体メモリ装置と、これを利用するシステムとの間の高速データの伝送のためには、半導体メモリ装置の出力ドライバのドライビング能力（以下、駆動能力とする）が一定にならなければならない。したがって、出力ドライバのスルー率の最小値及び最大値が存在し、いかなる形態のデータが出力されるとしても、出力ドライバのスルー率は最小値より大きくなければならない。それに対し、出力ドライバのスルー率があまりに大きくなると、瞬間的に出力ドライバの消費電流が大きくなり、パワーラインの抵抗とインダクタンス効果とによって駆動電圧の減少とリンギング（ｒｉｎｇｉｎｇ）現象が発生する問題が生じる。したがって、出力ドライバにおいて、スルー率を一定に維持させることが重要である。
特開２００３−１７９４８０

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、データの遷移を感知してスルー率を制御し、一定のスルー率を維持するデータ出力装置及びこれを備える半導体メモリ装置を提供することにある。

そこで、上記の目的を達成するための本発明によるデータ出力装置は、複数のデータの遷移個数を感知してスルー率制御情報を出力するスルー率制御部と、前記スルー率制御情報を受信し、調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力するデータドライブ部とを備えることを特徴とする。

また、上記の目的を達成するための本発明による半導体メモリ装置は、複数のデータを格納する複数のメモリーセルと、前記複数のデータを入出力する複数のデータ入出力ラインと、該複数のデータ入出力ラインに載置された複数のデータの遷移個数を感知し、前記データの遷移程度に応じて調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータを出力するデータ出力装置とを備えることを特徴とする。

本発明は、複数のデータの遷移個数を感知してスルー率制御情報を出力するスルー率制御部と、前記スルー率制御情報を受信し、調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力するデータドライブ部とを備えることを特徴とするデータ出力装置を提供する。

本発明は、前記スルー率制御情報が、前記複数のデータの遷移レベルに応じて選択的に生成されるアップスルー率制御情報及びダウンスルー率制御情報を備えることを特徴とするデータ出力装置を提供する。

本発明は、前記アップスルー率制御情報が、前記複数のデータのうち、「ロー」から「ハイ」に遷移するデータの個数に基づいて生成されることを特徴とするデータ出力装置を提供する。

本発明は、前記ダウンスルー率制御情報が、前記複数のデータのうち、「ハイ」から「ロー」に遷移するデータの個数に基づいて生成されることを特徴とするデータ出力装置を提供する。

本発明は、前記スルー率制御部が、前記複数のデータをラッチするラッチ部と、該ラッチ部に格納された、以前の複数のデータと現在の複数のデータとを比較して、「ハイ」から「ロー」への遷移及び「ロー」から「ハイ」への遷移を感知する比較部と、該比較部で感知した「ロー」から「ハイ」に遷移したデータの個数をカウントしてアップスルー率制御情報を出力し、「ハイ」から「ロー」に遷移したデータの個数をカウントしてダウンスルー率制御情報を出力するカウント部とを備えることを特徴とするデータ出力装置を提供する。

本発明は、前記比較部が、複数の比較器を備え、該比較器のそれぞれが、前記以前のデータと現在のデータとを比較して遷移があったのか否かを確認する第１の遷移確認手段と、前記以前のデータが「ロー」であり、現在のデータが「ハイ」の場合、遷移があったことを知らせる信号を出力する第２の遷移確認手段と、前記以前のデータが「ハイ」であり、現在のデータが「ロー」の場合、遷移があったことを知らせる信号を出力する第３の遷移確認手段とを備えることを特徴とするデータ出力装置を提供する。

本発明は、前記データドライブ部が、複数の出力ドライバを備え、当該複数の出力ドライバのそれぞれが、前記データを出力するプッシュプル増幅器と、該プッシュプル増幅器を駆動するプルアッププリドライバ及びプルダウンプリドライバとを備え、前記プルアッププリドライバの駆動能力が、前記アップスルー率制御情報により制御され、前記プルダウンプリドライバの駆動能力が、前記ダウンスルー率制御情報により制御されることを特徴とするデータ出力装置を提供する。

本発明は、前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数が一定個数以上であればイネーブルされるアップスルー率制御信号で構成され、前記プルアッププリドライバ内の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数が一定個数以上であればイネーブルされるダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とするデータ出力装置を提供する。

本発明は、前記カウント部が、前記「ロー」から「ハイ」への遷移の個数をカウントする第１のカウンタと、該第１のカウンタの出力を受信して前記遷移の個数が一定個数のとき、アップスルー率制御信号を生成する第１の信号生成器と、前記「ハイ」から「ロー」への遷移の個数をカウントする第２のカウンタと、該第２のカウンタの出力を受信して前記遷移の個数が一定個数以上のとき、ダウンスルー率制御信号を生成する第２の信号生成器とを備えることを特徴とするデータ出力装置を提供する。

本発明は、前記第１のカウンタ及び第２のカウンタが、複数の半加算器を備えることを特徴とするデータ出力装置を提供する。

本発明は、前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数によってそれぞれイネーブルされる複数のアップスルー率制御信号で構成され、前記プルアッププリドライバ内の複数の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数によってそれぞれイネーブルされる複数のダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の複数の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とするデータ出力装置を提供する。

本発明は、前記カウント部が、複数の半加算器及び全加算器を備えて、複数のアップスルー率制御信号を出力する第１のカウンタと、複数の半加算器及び全加算器を備えて、複数のダウンスルー率制御信号を出力する第２のカウンタとを備えることを特徴とするデータ出力装置を提供する。

本発明は、複数のデータを格納する複数のメモリーセルと、前記メモリセルと外部との間に複数のデータを入出力する複数のデータ入出力ラインと、該複数のデータ入出力ラインに載置された複数のデータの遷移個数を感知し、前記データの遷移程度に応じて調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータを出力するデータ出力装置とを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記データ入出力ラインが、グローバル入出力ラインであることを特徴とする半導体メモリ装置を提供する。

本発明は、前記データ出力装置が、前記複数のデータをデータピン（ＤＱ ｐｉｎ）によって出力することを特徴とする半導体メモリ装置を提供する。

本発明は、前記データ出力装置が、前記複数のデータの遷移を感知してスルー率制御情報を出力するスルー率制御部と、前記スルー率制御情報を受信して調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力する複数の出力ドライバとを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記スルー率制御情報が、前記複数のデータのうち、「ロー」から「ハイ」に遷移するデータの個数に基づいて生成されるアップスルー率制御情報と、前記複数のデータのうち、「ハイ」から「ロー」に遷移するデータの個数に基づいて生成されるダウンスルー率制御情報とを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記スルー率制御部が、前記複数のデータをラッチするラッチ部と、該ラッチ部に格納された、以前の複数のデータと現在の複数のデータとを比較して、「ハイ」から「ロー」への遷移及び「ロー」から「ハイ」への遷移を感知する比較部と、該比較部で感知した「ロー」から「ハイ」に遷移したデータの個数をカウントしてアップスルー率制御情報を出力し、「ハイ」から「ロー」に遷移したデータの個数をカウントしてダウンスルー率制御情報を出力するカウント部とを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記比較部が、複数の比較器を備え、該比較器のそれぞれが、前記以前のデータと現在のデータとを比較してデータの遷移があったのか否かを確認する第１の遷移確認手段と、前記以前のデータが「ロー」であり、現在のデータが「ハイ」の場合、遷移があったことを知らせる信号を出力する第２の遷移確認手段と、前記以前のデータが「ハイ」であり、現在のデータが「ロー」の場合、遷移があったことを知らせる信号を出力する第３の遷移確認手段とを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記複数の出力ドライバのそれぞれが、前記データをそれぞれ出力するプッシュプル増幅器と、該プッシュプル増幅器を駆動するプルアッププリドライバ及びプルダウンプリドライバとを備え、前記プルアッププリドライバの駆動能力が、前記アップスルー率制御情報により制御され、前記プルダウンプリドライバの駆動能力が、前記ダウンスルー率制御情報により制御されることを特徴とする半導体メモリ装置を提供する。

本発明は、前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数が一定個数以上であればイネーブルされるアップスルー率制御信号で構成され、前記プルアッププリドライバ内の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数が一定個数以上であればイネーブルされるダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とする半導体メモリ装置を提供する。

本発明は、前記カウント部が、前記「ロー」から「ハイ」への遷移の個数をカウントする第１のカウンタと、該第１のカウンタの出力を受信して前記遷移の個数が一定個数以上のとき、アップスルー率制御信号を生成する第１の信号生成器と、前記「ハイ」から「ロー」への遷移の個数をカウントする第２のカウンタと、該第２のカウンタの出力を受信して前記遷移の個数が一定個数のとき、ダウンスルー率制御信号を生成する第２の信号生成器とを備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記第１のカウンタ及び第２のカウンタが、複数の半加算器を備えることを特徴とする半導体メモリ装置を提供する。

本発明は、前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数によりそれぞれイネーブルされる複数の信号で構成され、前記プルアッププリドライバ内の複数の抵抗をオン・オフさせて前記プルアッププリドライバの駆動能力を調整し、前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数によりそれぞれイネーブルされる複数の信号で構成され、前記プルダウンプリドライバ内の複数の抵抗をオン・オフさせて前記プルダウンプリドライバの駆動能力を調整することを特徴とする半導体メモリ装置を提供する。

本発明は、前記カウント部が、複数の半加算器及び全加算器を備えてアップスルー率制御情報を出力する第１のカウンタと、複数の半加算器及び全加算器を備えてダウンスルー率制御情報を出力する第２のカウンタとを備えることを特徴とする半導体メモリ装置を提供する。

以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。

（第１の実施形態）
図２は、本発明に係るデータ出力装置の第１の実施形態の構成図である。

同図に示すように、本発明に係るデータ出力装置の第１の実施形態は、複数のデータの遷移個数を感知してスルー率制御情報を出力するスルー率制御部２１０及びスルー率制御情報を受信し、調整されたプルアップ駆動能力及びプルダウン駆動能力により、複数のデータをそれぞれ出力する複数の出力ドライバ２５１、２５２、２５３、２５４を備える出力ドライブ部２５０を備えて構成されることができる。

スルー率制御部２１０は、出力ドライバ２５１、２５２、２５３、２５４から出力されるデータＧＩＯ＿０、１、２、３の遷移個数を感知してスルー率制御情報を出力する。スルー率制御情報は、アップスルー率制御信号ＳＵＭ＿Ｈ及びダウンスルー率制御信号ＳＵＭ＿Ｌを含み、「ハイ」から「ロー」に遷移したデータの情報に基づいて、ダウンスルー率制御信号ＳＵＭ＿Ｌを生成し、「ロー」から「ハイ」に遷移したデータの情報に基づいて、アップスルー率制御信号ＳＵＭ＿Ｈを生成する。

詳しくは、スルー率制御部２１０は、ラッチ部２２０、比較部２３０、及びカウント部２４０を備えて構成されることができる。

ラッチ部２２０は、複数のラッチ２２１、２２２、２２３、２２４を備えて複数のデータをラッチして複数の以前のデータＧＩＯ＿ＰＡＳＴ＿０、１、２、３を出力する。

比較部２３０は、複数の比較器２３１、２３２、２３３、２３４を備えてラッチ部２２０に格納された以前のデータＧＩＯ＿ＰＡＳＴ＿０、１、２、３と現在のデータＧＩＯ＿０、１、２、３とを比較して遷移情報をカウント部２４０に出力する。遷移情報は「ハイ」から「ロー」への遷移情報を含むハイ遷移信号ＴＨ０、１、２、３及び「ロー」から「ハイ」への遷移情報を含むロー遷移情報ＴＬ０、１、２、３を備える。

カウント部２４０は、比較部２３０で感知した「ロー」から「ハイ」に遷移したデータの個数、すなわち、ハイ遷移信号ＴＨ０、１、２、３のうち、イネーブルされた信号の個数をカウントしてアップスルー率制御信号ＳＵＭ＿Ｈを出力し、「ハイ」から「ロー」に遷移したデータの個数、すなわち、ロー遷移情報ＴＬ０、１、２、３のうち、イネーブルされた信号の個数をカウントしてダウンスルー率制御信号ＳＵＭ＿Ｌを出力する。

複数の出力ドライバ２５１、２５２、２５３、２５４は、データをチップの外部に出力するためのものであり、スルー率制御部２１０から出力されたスルー率制御情報（アップスルー率制御信号、ダウンスルー率制御信号）によりスルー率を調整してデータを出力する。

図２には、データ出力装置が出力するデータであって、グローバル入出力ラインＧＩＯに載置されたデータを例示しているが、これは、データ出力装置が半導体メモリ装置に適用された場合を図示しているものである。参考に、グローバル入出力ラインＧＩＯは、半導体メモリ装置のメモリセルに格納されたデータを出力ドライバに伝達するデータ入出力ラインであり、半導体メモリ装置の場合、出力ドライバは、ＤＱピン（ＤＱ ｐｉｎ）を用いてチップの外部にデータを出力する。

図３は、図２の第１のラッチ２２１の第１の実施形態の図である。

図３は、図２のラッチ部２２０内のラッチ２２１、２２２、２２３、２２４のうちの１つのラッチ２２１を示した図であり、本発明の第１のラッチ２２１は、図面のように、クロックＣＬＫによりオン・オフされるパスゲートＰＧ３１、当該パスゲートＰＧ３１の出力をラッチするインバータラッチＬＡＴ、及び前記インバータラッチＬＡＴの出力を反転させるインバータＩ３４を備える。前記インバータラッチＬＡＴは、入出力端が相互に接続されたインバータＩ３２、Ｉ３３を備えて構成することができる。

その動作を説明すると、パスゲートＰＧ３１は、クロックＣＬＫが「ロー」のときターンオンされ、このとき、データＧＩＯ＿０がインバータラッチＬＡＴに入力されてラッチされ、インバータＩ３４により反転されて比較部２３０でデータを比較するために、以前のデータになる以前のデータＧＩＯ＿ＰＡＳＴ＿０が用いられる。

図４Ａ〜図４Ｃは、図２の第１の比較部２３１の第１の実施形態の図である。

図２の第１の比較部２３１は、残りの比較器と同様の構成を有する。また、図４Ａ〜図４Ｃの第１の遷移確認手段、第２の遷移確認手段、第３の遷移確認手段を合わせて第１比較器２３１となる。

図４Ａは、データの遷移があったか否かを感知する第１の遷移確認手段である。その動作を説明すると、現在のデータＧＩＯ＿０及び以前のデータＧＩＯ＿ＰＡＳＴ＿０の論理レベルが異なる場合は、ＣＯＭＰＡＲＥ端子に「ハイ」が出力されるが、現在のデータＧＩＯ＿０及び以前のデータＧＩＯ＿ＰＡＳＴ＿０の論理レベルが同じ場合は、ＣＯＭＰＡＲＥ端子に「ロー」が出力される。すなわち、現在のデータ（ＧＩＯ＿０）に遷移がある場合にのみ、ＣＯＭＰＡＲＥ信号がイネーブルされる。

図４Ｂは、データが「ロー」から「ハイ」に遷移したか否かを確認する第２の遷移確認手段である。図４Ｂの第２の遷移確認手段は、ＣＯＭＰＡＲＥが「ロー」でディセーブルされたときは、常にハイ遷移信号ＴＨ０を「ロー」で出力する。そして、ＣＯＭＰＡＲＥが「ハイ」でイネーブルされた状態で現在のデータＧＩＯ＿０が「ハイ」のときに、ハイ遷移信号ＴＨ０が「ハイ」になって出力される。すなわち、データの「ロー」から「ハイ」への遷移があったときにのみ、ハイ遷移信号ＴＨ０がイネーブルされる。

図４Ｃは、データが「ハイ」から「ロー」に遷移したか否かを確認する第３の遷移確認手段である。図４Ｃの第３の遷移確認手段は、ＣＯＭＰＡＲＥが「ロー」でディセーブルされたときは、常にロー遷移信号ＴＬ０を「ロー」で出力する。そして、ＣＯＭＰＡＲＥが「ハイ」にイネーブルされた状態で現在のデータＧＩＯ＿０が「ロー」のときに、ロー遷移信号ＴＬ０が「ハイ」になって出力される。すなわち、データの「ハイ」から「ロー」への遷移があったときにのみ、ロー遷移信号ＴＬ０がイネーブルされる。

図５Ａ〜図５Ｄは、図２のカウント部２４０の第１の実施形態の図である。

図５Ａ〜図５Ｄでは、便宜上、データ出力装置又はこれを備える半導体メモリ装置が８個のデータを並列に出力する場合について図示した。したがって、 図５Ａ〜図５Ｄは、現在のデータＧＩＯ＿０〜７と以前のデータＧＩＯ＿ＰＡＳＴ＿０〜７とを比較した結果であるハイ遷移信号ＴＨ０〜７、及びロー遷移信号ＴＬ０〜７をカウントする実施形態を図示している。

より詳細に、図５Ａは、第１のカウンタについて、図５Ｂは、第１の信号生成器について、図５Ｃは、第２のカウンタについて、図５Ｄは、第２の信号生成器について図示している。参考に、図５Ａ〜図５Ｄを全て合わせてカウント部２４０を構成する。

図５Ａに示された第１のカウンタは、データＧＩＯ＿０〜７が「ロー」から「ハイ」に遷移した個数を表すハイ遷移信号ＴＨ０〜７をカウントする。このために、第１のカウンタは、（ＴＨ０、ＴＨ１）、（ＴＨ２、ＴＨ３）、（ＴＨ４、ＴＨ５）、（ＴＨ６、ＴＨ７）をそれぞれ受信する半加算器（Ｈａｌｆ Ａｄｄｅｒ）と、これらの合計（ＳＵＭ＿Ａ０、ＳＵＭ＿Ａ１）、（ＳＵＭ＿Ａ２、ＳＵＭ＿Ａ３）を再度合算する半加算器とで構成され、最上端には、（ＳＵＭ＿Ｂ０、ＳＵＭ＿Ｂ１）を受信するＮＡＮＤゲートを備えて構成される。

参考に、図面の右側には、半加算器の第１の実施形態が図示されている。

図５Ｂに示された第１の信号生成器は、図５Ａにおいて合計した結果に基づいてアップスルー率制御信号ＳＵＭ＿Ｈを出力する。アップスルー率制御信号ＳＵＭ＿Ｈは、「ロー」から「ハイ」への遷移が一定個数以上であれば、イネーブルされる信号である。このために、第１の信号生成器は、図５Ａで生成されたＣＡＲＲＹ（Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）とＮＡＮＤゲート出力ＱＨとを受信して論理結合するＮＯＲゲート、ＮＡＮＤゲート、及びインバータを備えて構成される。

その動作を説明すると、ＣＡＲＲＹ値のうち、１つでも「ハイ」があったり、ＱＨが「ロー」の場合、アップスルー率制御信号ＳＵＭ＿Ｈが「ハイ」でイネーブルされるが、そうでない場合は、アップスルー率制御信号ＳＵＭ＿Ｈが「ロー」でディセーブルされる。

すなわち、アップスルー率制御信号ＳＵＭ＿Ｈは、ハイ遷移信号ＴＨ０〜７のうち、２個以上が「ハイ」のとき、すなわち、データＧＩＯ＿０〜７のうち、２個以上が「ロー」から「ハイ」に遷移したとき、「ハイ」となる。

図５Ｃに示された第２のカウンタは、データＧＩＯ＿０〜７が「ハイ」から「ロー」に遷移した個数を表すロー遷移情報ＴＬ０〜７をカウントする。このために、第２のカウンタは、図５Ａに示された第１のカウンタと同様に構成することができ、ただし、受信する信号がハイ遷移信号ではなく、ロー遷移信号に換えられただけである。

第２のカウンタは、（ＴＬ０、ＴＬ１）、（ＴＬ２、ＴＬ３）、（ＴＬ４、ＴＬ５）、（ＴＬ６、ＴＬ７）をそれぞれ受信する半加算器と、これらの合計（ＳＵＭ＿Ｃ０、ＳＵＭ＿Ｃ１）、（ＳＵＭ＿Ｃ２、ＳＵＭ＿Ｃ３）を再度合算する半加算器とで構成され、最上端には、（ＳＵＭ＿Ｄ０、ＳＵＭ＿Ｄ１）を受信するＮＡＮＤゲートが備えられて構成される。

図５Ｄの第２の信号生成器は、図５Ｃにおいて合計した結果に基づいてダウンスルー率制御信号ＳＵＭ＿Ｌを出力する部分を示した図である。ダウンスルー率制御信号ＳＵＭ＿Ｌは、「ハイ」から「ロー」への遷移が一定個数以上であれば、「ロー」でイネーブルされる信号である。

第２の信号生成器は、図５Ｃにおいて生成されたＣＡＲＲＹ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）及びＮＡＮＤゲート出力を受信して論理結合するＮＯＲゲート、ＮＡＮＤゲート、及びインバータを備えて構成される。

その動作を説明すると、ＣＡＲＲＹ値のうち、１つでも「ハイ」があったり、ＱＬが「ロー」の場合、ＳＵＬ＿Ｌが「ロー」でイネーブルされるが、そうでない場合は、ＳＵＬ＿Ｌが「ハイ」でディセーブルされる。

すなわち、ダウンスルー率制御情報になるダウンスルー率制御信号ＳＵＭ＿Ｌは、ロー遷移情報ＴＬ０〜７のうち、２個以上が「ハイ」のとき、すなわち、データＧＩＯ＿０〜７のうち、２個以上が「ハイ」から「ロー」に遷移したとき、「ロー」となる。

図６は、図２の第１の出力ドライバ２５１を示した第１の実施形態の図である。

本発明の出力ドライバは、スルー率制御情報であるアップスルー率制御信号ＳＵＭ＿Ｈ、及びダウンスルー率制御信号ＳＵＭ＿Ｌを受信して調整されたプルアップ駆動能力及びプルダウン駆動能力によりデータを出力する。

図面には、データＧＩＯ＿０を出力するための１つの出力ドライバ２５１のみを図示し、残りの出力ドライバも出力されるデータが異なるだけで、同様に構成することができる。

第１の出力ドライバ２５１は、データを出力するためのプッシュプル増幅器６３０と、これを駆動するためのプルアッププリドライバ６１０とプルダウンプリドライバ６２０とを備え、プルアッププリドライバ６１０の駆動能力は、アップスルー率制御信号ＳＵＭ＿Ｈにより制御され、プルダウンプリドライバ６２０の駆動能力は、ダウンスルー率制御信号ＳＵＭ＿Ｌにより制御される。

前記プルアッププリドライバ６１０は、入力側ＵＰ＿ＤＡＴＡを介して入力されるデータＧＩＯ＿０を受信するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、アップスルー率制御信号ＳＵＭ＿Ｈを受信する複数のプルダウンＮＭＯＳトランジスタと、これと一対一で並列接続された複数のプルダウン抵抗とを備える。

プルアッププリドライバ６１０側の動作を説明すると、データＧＩＯ＿０〜７が「ロー」から「ハイ」に遷移した個数が２個以上であれば、アップスルー率制御信号ＳＵＭ＿Ｈが「ハイ」となる。したがって、プルアッププリドライバ６１０内のアップスルー率制御信号ＳＵＭ＿Ｈを受信するＮＭＯＳトランジスタがターンオンされ、プルアッププリドライバ６１０内のプルダウン抵抗がショートする。これにより、プッシュプル増幅器６３０のＰＭＯＳトランジスタは、より強くターンオンされ得る。すなわち、「ロー」から「ハイ」への遷移の個数が２個以上であるとき、プッシュプル増幅器６３０の駆動能力が大きくなり得るように制御する。

それに対し、データが「ロー」から「ハイ」に遷移した個数がなかったり、１つのときは、プルアッププリドライバ６１０内のアップスルー率制御信号ＳＵＭ＿Ｈを受信するＮＭＯＳトランジスタがオフされ、プルアッププリドライバ６１０内のプルダウン抵抗が抵抗により動作する。したがって、プッシュプル増幅器６３０のＰＭＯＳトランジスタは少し弱くターンオンされる。すなわち、「ロー」から「ハイ」への遷移が極めて少なく起きた場合は、プッシュプル増幅器６３０の駆動能力が小さくなり得るよう制御する。

前記プルダウンプリドライバ６２０は、入力側ＤＯＷＮ＿ＤＡＴＡを介して入力されるデータＧＩＯ＿０を受信するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、ダウンスルー率制御信号ＳＵＭ＿Ｌを受信する複数のプルアップＰＭＯＳトランジスタと、これと一対一で並列接続された複数のプルアップ抵抗とを備える。

プルダウンプリドライバ６２０側の動作を説明すると、データＧＩＯ＿０〜７が「ハイ」から「ロー」に遷移した個数が２個以上であれば、ダウンスルー率制御信号ＳＵＭ＿Ｌが「ロー」となる。したがって、プルダウンプリドライバ６２０内のダウンスルー率制御信号ＳＵＭ＿Ｌを受信するＰＭＯＳトランジスタがターンオンされ、プルダウンプリドライバ６２０内のプルアップ抵抗がショートする。これにより、プッシュプル増幅器６３０のＮＭＯＳトランジスタは、より強くターンオンされ得る。すなわち、「ハイ」から「ロー」への遷移の個数が２個以上のとき、プッシュプル増幅器６３０の駆動能力が大きくなり得るよう制御する。

それに対し、データが「ハイ」から「ロー」に遷移した個数がなかったり、１つのときは、プルダウンプリドライバ６２０内のダウンスルー率制御信号ＳＵＭ＿Ｌを受信するＰＭＯＳトランジスタがオフされ、プルダウンプリドライバ６２０内のプルアップ抵抗が抵抗により動作する。すなわち、「ハイ」から「ロー」への遷移が極めて少なく起きた場合は、プッシュプル増幅器６３０の駆動能力が小さくなり得るよう制御する。

すなわち、本発明は、データＧＩＯ＿０〜７の遷移が多く起きた場合は、出力ドライバ内のプッシュプル増幅器６３０が強くターンオンされるよう制御し、データの遷移が少なく起きた場合は、プッシュプル増幅器６３０が弱くターンオンされるよう制御する。これは、一般的に出力ドライバで用いる電源がＶＤＤＱのような高電圧であるため、急にデータの遷移が多くなるときは電源が不安定になり得、また、遷移が少なく起きたときには、無駄に駆動能力が大きくなるなど、スルー率に急激な変化が生じ得るためである。したがって、本発明は、データの遷移が多く起きたときには、プッシュプル増幅器６３０が強くターンオンされるように（駆動能力を大きく）制御し、そうでないときには、プッシュプル増幅器６３０が弱くターンオンされるように（駆動能力を小さく）制御してスルー率を調整する。

参考に、図面において、アップスルー率制御信号ＳＵＭ＿Ｈ、ダウンスルー率制御信号ＳＵＭ＿Ｌを受信するトランジスタを複数で構成したのは、様々な他のオプションの追加を容易にするためであり、前記トランジスタは１つで構成することができる。

本発明は、上述とは反対に応用することもできる。例えば、アップスルー率制御信号ＳＵＭ＿Ｈ、及びダウンスルー率制御信号ＳＵＭ＿Ｌを生成するとき、最終端に１つのインバータのみを追加して行う場合、上述の動作とは反対に、遷移が多いときは、出力ドライバの駆動能力が小さくなり、遷移が少なく起きたときは、出力ドライバの駆動能力が大きくなるように制御することができる。本発明のデータ出力装置を使用するシステムの要求条件に応じてこのように実施しなければならない場合もあり得る。

上述の図５及び図６では、遷移の個数が２以上であるか否かによってスルー率を調整するデータ出力装置のカウント部及び出力ドライバの実施形態について図示した。上述の程度だけでスルー率を調整してもほとんどのシステムで要求されているスルー率を満たすことは可能であるが、以下では、スルー率を更に多様に調整可能なカウント部２４０及び出力ドライバ２５１〜２５４の実施形態について説明する。

（第２の実施形態）

図７Ａ〜図７Ｃは、図２のカウント部２４０の第２の実施形態の図である。
図７Ａ〜図７Ｃでは、便宜上、データ出力装置又はこれを備える半導体メモリ装置が１６個のデータを並列に出力する場合について図示した。したがって 図７Ａ〜図７Ｃは、現在のデータＧＩＯ＿０〜１５と以前のデータＧＩＯ＿ＰＡＳＴ＿０〜１５とを比較した結果であるハイ遷移信号ＴＨ０〜１５、及びロー遷移信号ＴＬ０〜１５をカウントする実施形態を図示している。

より詳細に、図７Ａは第１のカウンタについて、図７Ｂは第２のカウンタについて、図７Ｃは前記カウンタに用いられた全加算器（Ｆｕｌｌ Ａｄｄｅｒ）について図示している。参考に、図７Ａ及び図７Ｂを合わせてカウント部２４０を構成する。

図７Ａに示された第１のカウンタは、データＧＩＯ＿０〜１５が「ロー」から「ハイ」に遷移した個数を表すハイ遷移信号ＴＨ０〜１５をカウントしてアップスルー率制御情報を出力する部分である。この場合、アップスルー率制御情報は、前記データＧＩＯ＿０〜１５が「ロー」から「ハイ」に遷移した個数によってそれぞれ「ハイ」でイネーブルされる複数のアップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４で構成される。

このために、第１のカウンタは、（ＴＨ０、ＴＨ１）、（ＴＨ２、ＴＨ３）・・・・（ＴＨ１４、ＴＨ１５）をそれぞれ受信する半加算器と、これらの出力を受信して合算する半加算器と、全加算器とを含んで構成される。ハイ遷移信号ＴＨ０〜１５は、続けて合算されて、最上端ではアップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４が出力されるが、これは、ハイ遷移信号ＴＨ０〜１５のうち、「ハイ」値を有する信号の個数を２進数に変換した値になる。すなわち、第１のカウンタは、「ロー」から「ハイ」に遷移したデータＧＩ００〜１５の個数を２進数に変換して出力する。参考に、全加算器の第１の実施形態を図７Ｃに図示した。

図７Ｂに示された第２のカウンタは、データＧＩＯ＿０〜１５が「ハイ」から「ロー」に遷移した個数を表すロー遷移情報ＴＬ０〜１５をカウントしてダウンスルー率制御情報を出力する部分である。この場合、ダウンスルー率制御情報は、前記データＧＩＯ＿０〜１５が「ハイ」から「ロー」に遷移した個数によってそれぞれ「ロー」でイネーブルされる複数の信号であるダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４で構成される。

このために、第２のカウンタは、（ＴＬ０、ＴＬ１）、（ＴＬ２、ＴＬ３）・・・・（ＴＬ１４、ＴＬ１５）をそれぞれ受信する半加算器、そして、これらの出力を受信して合算する半加算器及び全加算器、並びに最終的に２進数変換した値を反転させるインバータを備えて構成される。ロー遷移情報ＴＬ０〜１５は、続けて合算され、最上端では図７Ａのようにロー遷移情報ＴＬ０〜１５のうち、「ハイ」値を有する信号の個数を２進数に変換した値になるが、これを更に反転させた信号が、本発明におけるダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４となる。すなわち、ダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４は、ロー遷移情報ＴＬ０〜１５のうち、「ハイ」の個数を２進数に変換した値を反転させた信号となる。

図８は、図２の第１の出力ドライバ２５１の第２の実施形態の図であり、図７のカウント部から出力されるスルー率制御情報によってスルー率を調整する。

第１の出力ドライバ２５１は、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４及びダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４を受信して調整されたプルアップ駆動能力及びプルダウン駆動能力によりデータを出力する。

図面には、現在のデータＧＩＯ＿０を出力する１つの出力ドライバ２５１のみを図示し、残りの出力ドライバも出力されるデータが異なるだけで、同様に構成されることができる。

第１の出力ドライバ２５１は、データを出力するプッシュプル増幅器８３０と、これを駆動するプルアッププリドライバ８１０と、プルダウンプリドライバ８２０とを備え、プルアッププリドライバ８１０の駆動能力は、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４により制御され、プルダウンプリドライバ８２０の駆動能力は、ダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４により制御される。

前記プルアッププリドライバ８１０は、入力側ＵＰ＿ＤＡＴＡを介して入力されるデータＧＩＯ＿０を受信するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、対応するアップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４をそれぞれ受信する複数のプルダウンＮＭＯＳトランジスタと、これと一対一で並列接続された複数のプルダウン抵抗とを備える。

プルアッププリドライバ８１０側の動作を説明すると、データＧＩＯ＿０〜１５が「ロー」から「ハイ」に遷移した個数が多いほど、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４のうち、「ハイ」値を有する信号が多くなる。したがって、対応するアップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４を受信するプルダウンＮＭＯＳトランジスタは更に多くターンオンされ、これにより、プルアッププリドライバ８１０のプルダウン抵抗値が低減する。したがって、プッシュプル増幅器８３０のＰＭＯＳトランジスタがより強くターンオンされ得る。すなわち、「ロー」から「ハイ」への遷移の個数が多くなるほど、プッシュプル増幅器８３０の駆動能力が大きくなり得るように制御する。もちろん、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４は、ハイ遷移信号ＴＨ０〜１５の個数を２進数に変換した値であって、それぞれの信号ごとに表す数字の大きさが異なる。したがって、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４を受信するトランジスタに並列で接続されたプルダウン抵抗は、その大きさがそれぞれ異なるよう構成されるべきである。例えば、アップスルー率制御信号ＱＨ１がオン・オフする抵抗は、アップスルー率制御信号ＱＨ０がオン・オフする抵抗より２倍大きい抵抗値を有するよう構成することができるであろう。

それに対し、データが「ロー」から「ハイ」に遷移した個数が少ない場合は、プルアッププリドライバ８１０内のアップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４を受信するトランジスタによるプルアッププリドライバ８１０内のプルダウン抵抗値が大きくなり、これは、プッシュプル増幅器８３０のＰＭＯＳトランジスタを弱くターンオンさせることになる。したがって、プッシュプル増幅器８３０の駆動能力が小さくなる。

前記プルダウンプリドライバ８２０は、入力側ＤＯＷＮ＿ＤＡＴＡを介して入力されるデータＧＩＯ＿０を受信するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、対応するダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４をそれぞれ受信する複数のプルアップＰＭＯＳトランジスタと、これと一対一で並列接続された複数のプルアップ抵抗とを備える。

プルダウンプリドライバ８２０側の動作を説明すると、データＧＩ００〜１５が「ハイ」から「ロー」に遷移した個数が多いほど、ダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４のうち、「ロー」値を有する信号が多くなる。したがって、プルダウンプリドライバ８２０内のダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４を受信するプルアップＰＭＯＳトランジスタは、より多くターンオンされ、プルダウンプリドライバ８２０のプルアップ抵抗値が低減する。これにより、プッシュプル増幅器８３０のＮＭＯＳトランジスタがより強くターンオンされる。すなわち、「ハイ」から「ロー」への遷移の個数が多くなるほど、プッシュプル増幅器８３０の駆動能力が大きくなり得るように制御する。この場合も、もちろんダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４は、ロー遷移情報ＴＬ０〜１５の個数を２進数に変換した値であって、それぞれの信号ごとに表れる数字の大きさが異なる。したがって、ダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４を受信するプルアップＰＭＯＳトランジスタに並列に接続されたプルアップ抵抗は、その大きさがそれぞれ異なるよう構成されるべきである。例えば、ダウンスルー率制御信号ＱＬ１がオン・オフする抵抗は、ダウンスルー率制御信号ＱＬ０がオン・オフする抵抗より２倍大きい抵抗値を有するように構成することができるであろう。

それに対し、データが「ハイ」から「ロー」に遷移した個数が少ない場合は、プルダウンプリドライバ８２０内のダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４を受信するトランジスタによるプルダウンプリドライバ８２０内のプルアップ抵抗値が大きくなり、これは、プッシュプル増幅器８３０のＮＭＯＳトランジスタを弱くターンオンさせる。これにより、プッシュプル増幅器８３０の駆動能力が小さくなる。

すなわち、データＧＩＯ＿０〜１５の遷移が多く起こるほど、出力ドライバ内のプッシュプル増幅器８３０が強くターンオンされるよう制御し、データＧＩＯ＿０〜１５の遷移が少なく起きた場合は、プッシュプル増幅器８３０が弱くターンオンされるよう制御する。図５及び図６の実施形態と図７及び図８の実施形態とは、その原理が同じであるが、図７及び図８の実施形態は、より精密にスルー率を調整できるという長所がある。

図５及び図６の実施形態と同様に、図７及び図８の実施形態に係る本発明も上述したものと反対に応用し得る。例えば、アップスルー率制御信号ＱＨ０、ＱＨ１、ＱＨ２、ＱＨ３、ＱＨ４及びダウンスルー率制御信号ＱＬ０、ＱＬ１、ＱＬ２、ＱＬ３、ＱＬ４を生成する最終端にインバータを１つずつ追加して実施する場合、上述した動作とは反対に、遷移が多いときは、出力ドライバの駆動能力が小さくなり、遷移が少なく起きたときは、出力ドライバの駆動能力が大きくなるよう制御することができる。本発明のデータ出力装置を使用するシステムの要求条件に応じて、このように実施しなければならない場合もあるであろう。

上述した本発明に係るデータ出力装置は、出力するデータの遷移を感知し、いくつのデータが遷移したかの情報に基づいて出力ドライバの駆動能力を調整する。

したがって、半導体メモリ装置又は他のシステムなどに応用されたとき、自動的にスルー率を適切に調整でき、かつ、半導体メモリ装置又はシステムの最小スルー率及び最大スルー率の要件を満たすことができるという長所がある。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の出力ドライバを示した図である。 本発明に係るデータ出力装置の構成図である。 図２の第１ラッチ部２２１の第１の実施形態の図である。 図２の第１の比較部２３１の第１の実施形態の図である。 図２の第１の比較部２３１の第１の実施形態の図である。 図２の第１の比較部２３１の第１の実施形態の図である。 図２のカウント部２４０の第１の実施形態の図である。 図２のカウント部２４０の第１の実施形態の図である。 図２のカウント部２４０の第１の実施形態の図である。 図２のカウント部２４０の第１の実施形態の図である。 図２の第１の出力ドライバ２５１を示した第１の実施形態の図である。 図２のカウント部２４０の第２の実施形態の図である。 図２のカウント部２４０の第２の実施形態の図である。 図２のカウント部２４０の第２の実施形態の図である。 図２の第１の出力ドライバ２５１の第２の実施形態の図である。

符号の説明

２１０ スルー率制御部
２５１〜２５４ 出力ドライバ

Claims (25)

1. 複数のデータの遷移個数を感知してスルー率制御情報を出力するスルー率制御部と、
   前記スルー率制御情報を受信し、調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力するデータドライブ部
   とを備えることを特徴とするデータ出力装置。
2. 前記スルー率制御情報が、
   前記複数のデータの遷移レベルに応じて選択的に生成されるアップスルー率制御情報及びダウンスルー率制御情報を備えることを特徴とする請求項１に記載のデータ出力装置。
3. 前記アップスルー率制御情報が、
   前記複数のデータのうち、「ロー」から「ハイ」に遷移するデータの個数に基づいて生成されることを特徴とする請求項２に記載のデータ出力装置。
4. 前記ダウンスルー率制御情報が、
   前記複数のデータのうち、「ハイ」から「ロー」に遷移するデータの個数に基づいて生成されることを特徴とする請求項２に記載のデータ出力装置。
5. 前記スルー率制御部が、
   前記複数のデータをラッチするラッチ部と、
   該ラッチ部に格納された、以前の複数のデータと現在の複数のデータとを比較して、「ハイ」から「ロー」への遷移及び「ロー」から「ハイ」への遷移を感知する比較部と、
   該比較部で感知した「ロー」から「ハイ」に遷移したデータの個数をカウントしてアップスルー率制御情報を出力し、「ハイ」から「ロー」に遷移したデータの個数をカウントしてダウンスルー率制御情報を出力するカウント部
   とを備えることを特徴とする請求項２に記載のデータ出力装置。
6. 前記比較部が、
   複数の比較器を備え、
   該比較器のそれぞれが、
   前記以前のデータと現在のデータとを比較して遷移があったのか否かを確認する第１の遷移確認手段と、
   前記以前のデータが「ロー」であり、現在のデータが「ハイ」の場合、遷移があったことを知らせる信号を出力する第２の遷移確認手段と、
   前記以前のデータが「ハイ」であり、現在のデータが「ロー」の場合、遷移があったことを知らせる信号を出力する第３の遷移確認手段と
   を備えることを特徴とする請求項５に記載のデータ出力装置。
7. 前記データドライブ部が、複数の出力ドライバを備え、当該複数の出力ドライバのそれぞれが、
   前記データを出力するプッシュプル増幅器と、
   該プッシュプル増幅器を駆動するプルアッププリドライバ及びプルダウンプリドライバと
   を備え、
   前記プルアッププリドライバの駆動能力が、前記アップスルー率制御情報により制御され、前記プルダウンプリドライバの駆動能力が、前記ダウンスルー率制御情報により制御されることを特徴とする請求項５に記載のデータ出力装置。
8. 前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数が一定個数以上であればイネーブルされるアップスルー率制御信号で構成され、前記プルアッププリドライバ内の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、
   前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数が一定個数以上であればイネーブルされるダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とする請求項７に記載のデータ出力装置。
9. 前記カウント部が、
   前記「ロー」から「ハイ」への遷移の個数をカウントする第１のカウンタと、
   該第１のカウンタの出力を受信して前記遷移の個数が一定個数のとき、アップスルー率制御信号を生成する第１の信号生成器と、
   前記「ハイ」から「ロー」への遷移の個数をカウントする第２のカウンタと、
   該第２のカウンタの出力を受信して前記遷移の個数が一定個数以上のとき、ダウンスルー率制御信号を生成する第２の信号生成器と
   を備えることを特徴とする請求項８に記載のデータ出力装置。
10. 前記第１のカウンタ及び第２のカウンタが、
    複数の半加算器を備えることを特徴とする請求項９に記載のデータ出力装置。
11. 前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数によってそれぞれイネーブルされる複数のアップスルー率制御信号で構成され、前記プルアッププリドライバ内の複数の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、
    前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数によってそれぞれイネーブルされる複数のダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の複数の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とする請求項７に記載のデータ出力装置。
12. 前記カウント部が、
    複数の半加算器及び全加算器を備えて、複数のアップスルー率制御信号を出力する第１のカウンタと、
    複数の半加算器及び全加算器を備えて、複数のダウンスルー率制御信号を出力する第２のカウンタと
    を備えることを特徴とする請求項１１に記載のデータ出力装置。
13. 複数のデータを格納する複数のメモリーセルと、
    前記メモリセルと外部との間に複数のデータを入出力する複数のデータ入出力ラインと、
    該複数のデータ入出力ラインに載置された複数のデータの遷移個数を感知し、前記データの遷移程度に応じて調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータを出力するデータ出力装置と
    を備えることを特徴とする半導体メモリ装置。
14. 前記データ入出力ラインが、
    グローバル入出力ラインであることを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記データ出力装置が、
    前記複数のデータをデータピン（ＤＱ ｐｉｎ）によって出力することを特徴とする請求項１３に記載の半導体メモリ装置。
16. 前記データ出力装置が、
    前記複数のデータの遷移を感知してスルー率制御情報を出力するスルー率制御部と、
    前記スルー率制御情報を受信して調整されたプルアップ駆動能力及びプルダウン駆動能力により、前記複数のデータをそれぞれ出力する複数の出力ドライバと
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
17. 前記スルー率制御情報が、
    前記複数のデータのうち、「ロー」から「ハイ」に遷移するデータの個数に基づいて生成されるアップスルー率制御情報と、前記複数のデータのうち、「ハイ」から「ロー」に遷移するデータの個数に基づいて生成されるダウンスルー率制御情報とを備えることを特徴とする請求項１６に記載の半導体メモリ装置。
18. 前記スルー率制御部が、
    前記複数のデータをラッチするラッチ部と、
    該ラッチ部に格納された、以前の複数のデータと現在の複数のデータとを比較して、「ハイ」から「ロー」への遷移及び「ロー」から「ハイ」への遷移を感知する比較部と、
    該比較部で感知した「ロー」から「ハイ」に遷移したデータの個数をカウントしてアップスルー率制御情報を出力し、「ハイ」から「ロー」に遷移したデータの個数をカウントしてダウンスルー率制御情報を出力するカウント部と
    を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記比較部が、
    複数の比較器を備え、
    該比較器のそれぞれが、
    前記以前のデータと現在のデータとを比較してデータの遷移があったのか否かを確認する第１の遷移確認手段と、
    前記以前のデータが「ロー」であり、現在のデータが「ハイ」の場合、遷移があったことを知らせる信号を出力する第２の遷移確認手段と、
    前記以前のデータが「ハイ」であり、現在のデータが「ロー」の場合、遷移があったことを知らせる信号を出力する第３の遷移確認手段と
    を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
20. 前記複数の出力ドライバのそれぞれが、
    前記データをそれぞれ出力するプッシュプル増幅器と、
    該プッシュプル増幅器を駆動するプルアッププリドライバ及びプルダウンプリドライバとを備え、
    前記プルアッププリドライバの駆動能力が、前記アップスルー率制御情報により制御され、前記プルダウンプリドライバの駆動能力が、前記ダウンスルー率制御情報により制御されることを特徴とする請求項１８に記載の半導体メモリ装置。
21. 前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数が一定個数以上であればイネーブルされるアップスルー率制御信号で構成され、前記プルアッププリドライバ内の抵抗値を調整して前記プルアッププリドライバの駆動能力を調整し、
    前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数が一定個数以上であればイネーブルされるダウンスルー率制御信号で構成され、前記プルダウンプリドライバ内の抵抗値を調整して前記プルダウンプリドライバの駆動能力を調整することを特徴とする請求項２０に記載の半導体メモリ装置。
22. 前記カウント部が、
    前記「ロー」から「ハイ」への遷移の個数をカウントする第１のカウンタと、
    該第１のカウンタの出力を受信して前記遷移の個数が一定個数以上のとき、アップスルー率制御信号を生成する第１の信号生成器と、
    前記「ハイ」から「ロー」への遷移の個数をカウントする第２のカウンタと、
    該第２のカウンタの出力を受信して前記遷移の個数が一定個数のとき、ダウンスルー率制御信号を生成する第２の信号生成器と
    を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
23. 前記第１のカウンタ及び第２のカウンタが、
    複数の半加算器を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
24. 前記アップスルー率制御情報が、前記「ロー」から「ハイ」への遷移の個数によりそれぞれイネーブルされる複数の信号で構成され、前記プルアッププリドライバ内の複数の抵抗をオン・オフさせて前記プルアッププリドライバの駆動能力を調整し、
    前記ダウンスルー率制御情報が、前記「ハイ」から「ロー」への遷移の個数によりそれぞれイネーブルされる複数の信号で構成され、前記プルダウンプリドライバ内の複数の抵抗をオン・オフさせて前記プルダウンプリドライバの駆動能力を調整することを特徴とする請求項２０に記載の半導体メモリ装置。
25. 前記カウント部が、
    複数の半加算器及び全加算器を備えてアップスルー率制御情報を出力する第１のカウンタと、
    複数の半加算器及び全加算器を備えてダウンスルー率制御情報を出力する第２のカウンタと
    を備えることを特徴とする請求項２４に記載の半導体メモリ装置。

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