JP2003179480A - 出力バッファ回路及びこれを備える半導体装置 - Google Patents

出力バッファ回路及びこれを備える半導体装置

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Abstract

(57)【要約】 【課題】 ＰＶＴ変化と出力端子の負荷キャパシタンス
の変化に起因するスルー率変化を低減する出力バッファ
回路及びこれを備える半導体装置を提供する。 【解決手段】 第１スルー率制御回路が第１制御信号に
応答してプルアップ信号の電圧レベルを多段階下降さ
せ、第２スルー率制御回路が第２制御信号に応答してプ
ルダウン信号の電圧レベルを多段階上昇させる。プルア
ップドライバーは多段階下降する前記プルアップ信号に
応答して出力端をプルアップさせ、プルダウンドライバ
ーは多段階上昇する前記プルダウン信号に応答して出力
端をプルダウンさせる。また、前記第１スルー率制御回
路及び第２スルー率制御回路は位相同期ループ回路から
提供され、ＰＶＴ変化に対して補償されるバイアス電圧
により制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
より詳細には、ＰＶＴ変化と出力端子の負荷キャパシタ
ンスの変化に起因するスルー率変化を低減する出力バッ
ファ回路及びこれを備える半導体装置に関するものであ
る。
【０００２】
【従来の技術】半導体装置において、出力バッファ回路
は、内部データを出力端子すなわち出力パッドを通じて
出力しようとする時に使われる。一般的な従来の出力バ
ッファ回路は、図１に示されたように、プルアップＰＭ
ＯＳトランジスタＰ１１とプルダウンＮＭＯＳトランジ
スタＮ１１とより構成される出力ドライバー１１、出力
データＤＡＴＡを反転させてプルアップＰＭＯＳトラン
ジスタＰ１１のゲートに印加して出力ドライバー１１の
プルアップスルー率を調節する反転手段１３、及び、出
力データＤＡＴＡを反転させてプルダウンＮＭＯＳトラ
ンジスタＮ１１のゲートに印加して出力ドライバー１１
のプルダウンスルー率を調節する反転手段１５、を具備
する。
【０００３】図１に示されたような従来の出力バッファ
回路では、出力ドライバー１１のスルー率は、プルアッ
プＰＭＯＳトランジスタＰ１１を通じて出力端子１７の
負荷キャパシタンスＣを充電させる電流の量、及び、プ
ルダウンＮＭＯＳトランジスタＮ１１を通じて出力端子
１７の負荷キャパシタンスＣから放電される電流の量、
により決定される。ところが、この電流量は工程（Proc
ess）、電源電圧（Voltage）、及び温度（Temperatur
e）（以下、ＰＶＴと定義する）、によって非常に大き
く変化し、これにより出力ドライバー１１のスルー率は
ＰＶＴ変化によって非常に大きく変化する。
【０００４】また、出力ドライバー１１のスルー率は、
出力端子１７の負荷キャパシタンスＣの大きさによって
も変化するが、出力端子１７の負荷キャパシタンスが２
倍に増加すれば、スルー率も約２倍変化する。したがっ
て、図１に示されたような一般的な従来の出力バッファ
回路は、ＰＶＴと出力端子１７の負荷キャパシタンスが
変わる環境では、非常に厳しい範囲のスルー率仕様を満
足させ難いという短所がある。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、ＰＶＴ変化と出力端子の負荷キャパ
シタンスの変化に起因するスルー率変化を低減する出力
バッファ回路を提供することである。また、本発明が解
決しようとする他の技術的課題は、ＰＶＴ変化と出力端
子の負荷キャパシタンスの変化に起因するスルー率変化
を低減する出力バッファ回路を具備する半導体装置を提
供することである。
【０００６】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明による出力バッファ回路は、プルアッ
プ信号に応答して出力端をプルアップさせるプルアップ
ドライバー、プルダウン信号に応答して前記出力端をプ
ルダウンさせるプルダウンドライバー、第１制御信号に
応答して前記プルアップ信号の電圧レベルを多段階下降
させる第１スルー率制御回路、第２制御信号に応答して
前記プルダウン信号の電圧レベルを多段階上昇させる第
２スルー率制御回路を具備することを特徴とし、ＰＶＴ
変化と出力端子の負荷キャパシタンスの変化に起因する
スルー率変化を低減する出力バッファ回路を提供するこ
とができる。
【０００７】望ましくは、前記第１スルー率制御回路
は、第１及び第２バイアス電圧に応答して前記第１制御
信号を遅延させる第１遅延回路と、第１段階で前記第１
制御信号及び前記第２バイアス電圧に応答して前記プル
アップ信号を下降させ、第２段階で前記第１制御信号及
び前記第１遅延回路の出力信号に応答して前記プルアッ
プ信号を再び下降させる第１制御回路とを具備する。
【０００８】望ましくは、前記第２スルー率制御回路
は、前記第１及び第２バイアス電圧に応答して前記第２
制御信号を遅延させる第２遅延回路と、第１段階で前記
第２制御信号及び前記第１バイアス電圧に応答して前記
プルダウン信号を上昇させ、第２段階で前記第２制御信
号及び前記第２遅延回路の出力信号に応答して前記プル
ダウン信号を再び上昇させる第２制御回路とを具備す
る。望ましくは、前記第１及び第２バイアス電圧は位相
同期ループ回路から提供される。
【０００９】前記他の技術的課題を達成するために、本
発明による半導体装置は、第１及び第２バイアス電圧を
出力する電圧制御発振器を具備する位相同期ループ回路
と、前記第１及び第２バイアス電圧により制御され、第
１制御信号に応答してプルアップ信号の電圧レベルを多
段階下降させ、第２制御信号に応答してプルダウン信号
の電圧レベルを多段階上昇させるスルー率制御回路と、
前記プルアップ信号に応答して出力端をプルアップさ
せ、前記プルダウン信号に応答して前記出力端をプルダ
ウンさせる出力ドライバーとを具備することを特徴と
し、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化
に起因するスルー率変化を低減する出力バッファ回路を
具備する半導体装置を提供することができる。
【００１０】前記スルー率制御回路は、前記第１及び第
２バイアス電圧により制御され、前記第１制御信号に応
答して前記プルアップ信号の電圧レベルを多段階下降さ
せる第１スルー率制御回路と、前記第１及び第２バイア
ス電圧により制御され、前記第２制御信号に応答して前
記プルダウン信号の電圧レベルを多段階上昇させる第２
スルー率制御回路とを具備する。
【００１１】望ましくは、前記第１スルー率制御回路
は、前記第１及び第２バイアス電圧に応答して前記第１
制御信号を遅延させる第１遅延回路と、第１段階で前記
第１制御信号及び前記第２バイアス電圧に応答して前記
プルアップ信号を下降させ、第２段階で前記第１制御信
号及び前記第１遅延回路の出力信号に応答して前記プル
アップ信号を再び下降させる第１制御回路とを具備す
る。
【００１２】望ましくは、第２スルー率制御回路は、前
記第１及び第２バイアス電圧に応答して前記第２制御信
号を遅延させる第２遅延回路と、第１段階で前記第２制
御信号及び前記第１バイアス電圧に応答して前記プルダ
ウン信号を上昇させ、第２段階で前記第２制御信号及び
前記第２遅延回路の出力信号に応答して前記プルダウン
信号を再び上昇させる第２制御回路とを具備する。望ま
しくは、前記第１遅延回路及び前記第２遅延回路は前記
位相同期ループ回路の前記電圧制御発振器内の単位遅延
器より構成される。
【００１３】
【発明の実施の形態】本発明と本発明の動作上の利点、
及び本発明の実施によって達成される目的を十分に理解
するためには、本発明の望ましい実施例を例示する添付
図面及び添付図面に記載された内容を参照せねばならな
い。以下、添付した図面を参照しながら本発明の望まし
い実施例を説明することによって、本発明を詳細に説明
する。各図面に提示された同じ参照符号は、同じか均等
な部材を示す。
【００１４】図２は、本発明による半導体装置を示すブ
ロック図である。この図２を参照すれば、本発明による
半導体装置は、位相同期ループ回路１００(ＰＬＬ回
路：Phase locked loop Circuit)、及び、この位相同期
ループ回路１００により制御される出力バッファ回路２
００、を具備する。位相同期ループ回路１００は通常的
なものであって、位相検出器２１、電荷ポンプ回路２
２、低域通過フィルタ２３、電圧制御発振器２４、及び
周波数分割器２５を具備する。
【００１５】位相同期ループ回路１００は、ＰＶＴが変
ってもある程度の時間が経った後にはロック状態とな
る。この位相同期ループ回路１００がロックされれば、
電圧制御発振器２４から出力される信号Ｆｏｕｔの周波
数は、ＰＶＴに関係なく一定になる。この時、特に電圧
制御発振器２４は、ＰＶＴ変化に対する補償用電圧、す
なわち、第１バイアス電圧ＶＰＢＩＡＳ及び第２バイア
ス電圧ＶＮＢＩＡＳを発生させて、これらを出力バッフ
ァ回路２００に提供する。
【００１６】出力バッファ回路２００は、制御回路２
６、スルー率制御回路２７、及び出力ドライバー２８を
具備する。制御回路２６は、出力制御信号ＣＮＴに応答
して出力データＤＡＴＡを受信して、第１制御信号ＰＣ
及び第２制御信号ＮＣを発生させる。特に、スルー率制
御回路２７は、第１及び第２バイアス電圧ＶＰＢＩＡ
Ｓ、ＶＮＢＩＡＳにより制御され、第１制御信号ＰＣに
応答してプルアップ信号ＰＧの電圧レベルを多段階下降
させ、第２制御信号ＮＣに応答してプルダウン信号ＮＧ
の電圧レベルを多段階上昇させる。出力ドライバー２８
は、多段階下降するプルアップ信号ＰＧに応答して出力
端２９をプルアップさせ、多段階上昇するプルダウン信
号ＮＧに応答して出力端２９をプルダウンさせる。
【００１７】したがって、本発明による半導体装置で
は、出力バッファ回路２００が、ＰＶＴ変化に対して補
償される第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮ
ＢＩＡＳにより制御されるので、出力バッファ回路２０
０はＰＶＴが変わってもスルー率変化が小さくなる。ま
た、出力ドライバー２８を制御するプルアップ信号ＰＧ
が多段階下降して、プルダウン信号ＮＧが多段階上昇す
るために、出力バッファ回路２００は、出力端子の負荷
キャパシタンスがかなり変わっても、スルー率変化が小
さくなる。スルー率制御回路２７及び出力ドライバー２
８の構成及び動作は、図４を参照して詳細に後述され
る。
【００１８】図３は、図２に示された電圧制御発振器２
４を示す回路図である。この図３を参照すれば、電圧制
御発振器２４は、多数の単位遅延器３１、３２を含み、
ＰＶＴ変化に対して補償される補償用電圧、すなわち、
第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳ
を出力する。第１及び第２バイアス電圧ＶＰＢＩＡＳ、
ＶＮＢＩＡＳのレベルは、図２に示された低域通過フィ
ルタ２３から出力される制御電圧ＶＣＯＮにより、決定
される。位相同期ループ回路１００がロックされれば、
電圧制御発振器２４から出力される信号Ｆｏｕｔの周波
数は、ＰＶＴに関係なく一定の状態を維持し、この時、
電圧制御発振器２４内の各単位遅延器３１、３２は、一
定の遅延時間を有する。
【００１９】図４は、図２に示された本発明による出力
バッファ回路２００を詳細に示す回路図である。この図
４を参照すれば、スルー率制御回路２７は、第１スルー
率制御回路２７１及び第２スルー率制御回路２７２を具
備する。第１スルー率制御回路２７１は、第１及び第２
バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳにより制御さ
れ、第１制御信号ＰＣに応答してプルアップ信号ＰＧの
電圧レベルを多段階下降させる。第２スルー率制御回路
２７２は、第１及び第２バイアス電圧ＶＰＢＩＡＳ、Ｖ
ＮＢＩＡＳにより制御され、第２制御信号ＮＣに応答し
てプルダウン信号ＮＧの電圧レベルを多段階上昇させ
る。
【００２０】より詳細には、第１スルー率制御回路２７
１は、第１遅延回路２７１ａ及び第１制御回路２７１ｂ
を具備する。第１遅延回路２７１ａは、第１及び第２バ
イアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳに応答して第１
制御信号ＰＣを遅延させる。第１制御回路２７１ｂは、
第１段階で、第１制御信号ＰＣ及び第２バイアス電圧Ｖ
ＮＢＩＡＳに応答してプルアップ信号ＰＧを下降させ、
第２段階で、第１制御信号ＰＣ及び第１遅延回路２７１
ａの出力信号に応答してプルアップ信号ＰＧを再び下降
させる。
【００２１】第２スルー率制御回路２７２は、第２遅延
回路２７２ａ及び第２制御回路２７２ｂを具備する。第
２遅延回路２７２ａは、第１及び第２バイアス電圧ＶＰ
ＢＩＡＳ、ＶＮＢＩＡＳに応答して、第２制御信号ＮＣ
を遅延させる。第２制御回路２７２ｂは、第１段階で、
第２制御信号ＮＣ及び第１バイアス電圧ＶＰＢＩＡＳに
応答して、プルダウン信号ＮＧを上昇させ、第２段階
で、第２制御信号ＮＣ及び第２遅延回路２７２ａの出力
信号に応答して、プルダウン信号ＮＧを再び上昇させ
る。
【００２２】ここでは、第１スルー率制御回路２７１
が、プルアップ信号ＰＧを２段階下降させるように構成
されているが、必要に応じて３段階以上下降させるよう
に構成できる。また、第２スルー率制御回路２７２が、
プルダウン信号ＮＧを２段階上昇させるように構成され
ているが、必要に応じて３段階以上上昇させるように構
成できる。
【００２３】特に、第１遅延回路２７１ａ内の単位遅延
器(ｄ１ないしｄ４)と、第２遅延回路２７２ａ内の単位
遅延器(ｄ５ないしｄ８)は、図３の電圧制御発振器２４
内の単位遅延器３１、３２と同じ形態に構成される。す
なわち、単位遅延器(ｄ１ないしｄ４)と単位遅延器(ｄ
５ないしｄ８)内のトランジスタの大きさは、単位遅延
器３１、３２内の対応されるトランジスタの大きさと同
一である。
【００２４】出力ドライバー２８は、ＰＭＯＳプルアッ
プドライバーＰ６とＮＭＯＳプルダウンドライバーＮ６
とを具備する。ＰＭＯＳプルアップドライバーＰ６は、
第１スルー率制御回路２７１により多段階下降するプル
アップ信号ＰＧに応答して、出力端２９をプルアップさ
せる。ＮＭＯＳプルダウンドライバーＮ６は、第２スル
ー率制御回路２７２により多段階上昇するプルダウン信
号ＮＧに応答して、出力端２９をプルダウンさせる。
【００２５】図５（Ａ）ないし（Ｃ）は、図４に示され
た本発明による出力バッファ回路に関するシミュレーシ
ョン結果を示す図面である。図５（Ａ）は、出力端２９
の負荷キャパシタンスが１５ｐＦである場合を示し、図
５（Ｂ）は、出力端２９の負荷キャパシタンスが２７ｐ
Ｆである場合を示し、図５（Ｃ）は、出力端２９の負荷
キャパシタンスが４０ｐＦである場合を示す。
【００２６】以下、図４及び図５を参照して、本発明に
よる出力バッファ回路の動作を、さらに説明する。ま
ず、第１制御信号ＰＣと第２制御信号ＮＣが全部論理
“ロー”である時は、第１制御回路２７１ｂのＰＭＯＳ
トランジスタＰ１がターンオンされ、これによりプルア
ップ信号ＰＧは論理“ハイ”になり、ＰＭＯＳプルアッ
プドライバーＰ６がターンオフされる。
【００２７】また、この時、第１バイアス電圧ＶＰＢＩ
ＡＳは論理“ロー”状態であるために、第２制御回路２
７２ｂのＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ５がター
ンオンされ、これによりプルダウン信号ＮＧの電圧レベ
ルは上昇する。次に所定時間後に、すなわち、第２遅延
回路２７２ａの遅延時間Ｔ１後に、第２制御回路２７２
ｂのＰＭＯＳトランジスタＰ４がターンオンされ、これ
によりプルダウン信号ＮＧの電圧レベルは再び上昇す
る。一方、ＰＭＯＳトランジスタＰ４が大きい場合に
は、プルダウン信号ＮＧが上昇する傾斜度は、図５のよ
うにＴ１を過ぎた後に急激に大きくなる。前記のように
２段階上昇するプルダウン信号ＮＧに応答して、ＮＭＯ
ＳプルダウンドライバーＮ６はターンオンされて、出力
端ＰＡＤ２９をプルダウンさせる。
【００２８】第１制御信号ＰＣと第２制御信号ＮＣが全
部論理“ハイ”である時は、第２制御回路２７２ｂのＮ
ＭＯＳトランジスタＮ５がターンオンされ、これにより
プルダウン信号ＮＧの電圧レベルは論理“ロー”にな
り、ＮＭＯＳプルダウンドライバーＮ６がターンオフさ
れる。また、この時、第２バイアス電圧ＶＮＢＩＡＳは
論理“ハイ”状態であるために、第１制御回路２７１ｂ
のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がターンオン
され、これによりプルアップ信号ＰＧの電圧レベルは下
降する。次に、所定時間後、すなわち、第１遅延回路２
７１ａの遅延時間Ｔ２後に、第１制御回路２７１ｂのＮ
ＭＯＳトランジスタＮ４がターンオンされ、これによ
り、プルアップ信号ＰＧの電圧レベルは再び下降する。
一方、ＮＭＯＳトランジスタＮ４が大きい場合には、プ
ルアップ信号ＰＧが下降する傾斜度は、図５のようにＴ
２を過ぎた後に急激に大きくなる。前記のように、２段
階下降するプルアップ信号ＰＧに応答して、ＰＭＯＳプ
ルアップドライバーＰ６はターンオンされて、出力端Ｐ
ＡＤ２９をプルアップさせる。
【００２９】したがって、出力端２９の負荷キャパシタ
ンスが小さな場合には、プルアップ信号ＰＧの第１下降
区間とプルダウン信号ＮＧの第１上昇区間中に、小さな
電流により出力端２９が駆動される。出力端２９の負荷
キャパシタンスが大きい場合には、プルアップ信号ＰＧ
の第２下降区間とプルダウン信号ＮＧの第２上昇区間中
に、大きい電流により出力端２９が駆動される。したが
って、出力端２９の負荷キャパシタンスがかなり変わっ
ても、スルー率変化が小さくなる。
【００３０】以上、図面と明細書において最適の実施例
が開示された。ここで特定の用語が使われたが、これは
単に本発明を説明するための目的で使われたものであっ
て、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。本技術分野
の当業者であれば、これにより多様な変形及び均等な他
実施例が可能であるという点を理解できる。したがっ
て、本発明の真の技術的保護範囲は、特許請求の範囲の
技術的思想により決まらねばらない。
【００３１】
【発明の効果】前述したように、本発明による出力バッ
ファ回路は、位相同期ループ回路で発生してＰＶＴ変化
に対して補償されるバイアス電圧により制御される。こ
れにより、本発明による出力バッファ回路はＰＶＴが変
わってもスルー率変化が小さいという長所を有する。ま
た、本発明による出力バッファ回路では、ＰＭＯＳプル
アップドライバーを制御するプルアップ信号が多段階下
降し、ＮＭＯＳプルダウンドライバーを制御するプルダ
ウン信号が多段階上昇する。したがって、本発明による
出力バッファ回路は、出力端の負荷キャパシタンスがか
なり変わってもそのスルー率変化が小さいという長所を
有する。
【図面の簡単な説明】
【図１】一般的な従来の出力バッファ回路を示す回路図
である。
【図２】本発明による半導体装置を示すブロック図であ
る。
【図３】図２に示された電圧制御発振器を示す回路図で
ある。
【図４】図２に示された本発明による出力バッファ回路
を詳細に示す回路図である。
【図５】図５（Ａ）ないし（Ｃ）は、図４に示された本
発明による出力バッファ回路に関するシミュレーション
結果を示す図面である。
【符号の説明】
２８ 出力ドライバー ２７１ａ 第１遅延回路 ２７１ｂ 第１制御回路 ２７２ 第２スルー率制御回路 ２７２ａ 第２遅延回路 ２７２ｂ 第２制御回路
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Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 プルアップ信号に応答して出力端をプル
    アップさせるプルアップドライバーと、 プルダウン信号に応答して前記出力端をプルダウンさせ
    るプルダウンドライバーと、 第１制御信号に応答して前記プルアップ信号の電圧レベ
    ルを多段階下降させる第１スルー率制御回路と、 第２制御信号に応答して前記プルダウン信号の電圧レベ
    ルを多段階上昇させる第２スルー率制御回路と、を具備
    する、 ことを特徴とする半導体装置の出力バッファ回路。
  2. 【請求項２】 前記第１スルー率制御回路は、 第１及び第２バイアス電圧に応答して前記第１制御信号
    を遅延させる第１遅延回路と、 第１段階で前記第１制御信号及び前記第２バイアス電圧
    に応答して前記プルアップ信号を下降させ、第２段階で
    前記第１制御信号及び前記第１遅延回路の出力信号に応
    答して前記プルアップ信号を再び下降させる第１制御回
    路と、を具備する、ことを特徴とする請求項１に記載の
    半導体装置の出力バッファ回路。
  3. 【請求項３】 前記第２スルー率制御回路は、 前記第１及び第２バイアス電圧に応答して前記第２制御
    信号を遅延させる第２遅延回路と、 第１段階で前記第２制御信号及び前記第１バイアス電圧
    に応答して前記プルダウン信号を上昇させ、第２段階で
    前記第２制御信号及び前記第２遅延回路の出力信号に応
    答して前記プルダウン信号を再び上昇させる第２制御回
    路と、を具備する、ことを特徴とする請求項２に記載の
    半導体装置の出力バッファ回路。
  4. 【請求項４】 前記第１及び第２バイアス電圧は、位相
    同期ループ回路から提供される、 ことを特徴とする請求項３に記載の半導体装置の出力バ
    ッファ回路。
  5. 【請求項５】 前記第１遅延回路及び前記第２遅延回路
    は、前記位相同期ループ回路の電圧制御発振器内の単位
    遅延器より構成される、ことを特徴とする請求項４に記
    載の半導体装置の出力バッファ回路。
  6. 【請求項６】 第１及び第２バイアス電圧を出力する電
    圧制御発振器を具備する位相同期ループ回路と、 前記第１及び第２バイアス電圧により制御され、第１制
    御信号に応答してプルアップ信号の電圧レベルを多段階
    下降させ、第２制御信号に応答してプルダウン信号の電
    圧レベルを多段階上昇させるスルー率制御回路と、 前記プルアップ信号に応答して出力端をプルアップさ
    せ、前記プルダウン信号に応答して前記出力端をプルダ
    ウンさせる出力ドライバーと、を具備する、ことを特徴
    とする半導体装置。
  7. 【請求項７】 前記スルー率制御回路は、 前記第１及び第２バイアス電圧により制御され、前記第
    １制御信号に応答して前記プルアップ信号の電圧レベル
    を多段階下降させる第１スルー率制御回路と、 前記第１及び第２バイアス電圧により制御され、前記第
    ２制御信号に応答して前記プルダウン信号の電圧レベル
    を多段階上昇させる第２スルー率制御回路と、を具備す
    る、ことを特徴とする請求項６に記載の半導体装置。
  8. 【請求項８】 前記第１スルー率制御回路は、 前記第１及び第２バイアス電圧に応答して前記第１制御
    信号を遅延させる第１遅延回路と、 第１段階で前記第１制御信号及び前記第２バイアス電圧
    に応答して前記プルアップ信号を下降させ、第２段階で
    前記第１制御信号及び前記第１遅延回路の出力信号に応
    答して前記プルアップ信号を再び下降させる第１制御回
    路と、を具備する、ことを特徴とする請求項７に記載の
    半導体装置。
  9. 【請求項９】 前記第２スルー率制御回路は、 前記第１及び第２バイアス電圧に応答して前記第２制御
    信号を遅延させる第２遅延回路と、 第１段階で前記第２制御信号及び前記第１バイアス電圧
    に応答して前記プルダウン信号を上昇させ、第２段階で
    前記第２制御信号及び前記第２遅延回路の出力信号に応
    答して前記プルダウン信号を再び上昇させる第２制御回
    路と、を具備する、ことを特徴とする請求項８に記載の
    半導体装置。
  10. 【請求項１０】 前記第１遅延回路及び前記第２遅延回
    路は前記位相同期ループ回路の前記電圧制御発振器内の
    単位遅延器より構成される、ことを特徴とする請求項９
    に記載の半導体装置。
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