KR100429574B1 - 지연회로 - Google Patents

Abstract

본 발명은 같은 면적에서 보다 큰 지연시간을 가지는 지연회로를 제공하기 위한 것으로 이를 위한 본 발명은 입력신호를 지연하는 입력신호 지연부; 및 상기 입력신호 지연부의 출력을 지연하는 메인지연부를 구비하며, 상기 메인지연부는 상기 입력신호 지연부의 출력을 반전하는 인버터와, 상기 인버터의 출력단에 연결된 저항과, 상기 메인지연부의 입력과 출력사이에 접속되는 커플링 캐패시터를 구비하는 것을 특징으로 하는 지연회로를 제공한다.

Description

지연회로{Delay Circuit}

본 발명은 반도체 집적회로에 관한 것으로, 특히 입력신호를 일정시간 지연시켜 출력하는 지연회로에 관한 것이다.

일반적으로, 지연 회로는 초대규모 집적 회로(Very Large Scale Integration circuit, VLSI)에서 신호의 타이밍(timing)을 조절할 때 많이 사용되어 진다. 특히, 여러 가지의 타이밍 제어가 필요한 DLL(Delay Locked Loop) 및 PLL(Phase Locked Loop) 등의 회로 구현 시에 많이 사용되고 있다. 최근 이러한 지연 회로가얼마나 안정된 지연값을 보장하고, 얼마만큼의 전력을 소모하며, 얼마나 적은 면적으로 구성하느냐가 회로 구성에 있어 중요한 문제로 대두되고 있다.

도1는 종래 기술에 의한 지연회로를 나타내는 회로도이다.

도1을 참조하여 설명하면, 입력신호(IN)를 입력받아 소정시간 지연시키는 제1 지연부(10)와, 제1 지연부의 출력을 입력받아 다시 소정시간 자연시키는 제2 지연부(20)로 구성된다.

제1 지연부(10)는 입력신호(IN)를 게이트로 입력받고 전원전압(VDD)과 제1 저항(R1)을 스위칭하는 제1 피채널 모스 트랜지스터(MP1)와, 입력신호(IN)를 게이트로 입력받고 접지전원(VSS)과 제1 저항(R1)을 스위칭하는 제1 앤채널 모스 트랜지스터(MN1)와, 제1 피채널 모스 트랜지스터(MP1) 또는 제1 앤채널 모스 트랜지스터(MN1)의 통해 입력신호(IN)을 후단으로 전달하는 제1 저항(R1)과, 제1 저항(R1)을 통해 전달된 신호를 일정시간 지연시키는 제1, 2 커패시터(Cp1,Cn1)로 구성된다.

제1 커패시터(Cp1)는 전원전압(VDD)과 제1 저항(R1)을 연결하는 피채널 모스트랜지스터로 구성되고, 제2 커패시터(Cn1)는 접지전원(VSS)과 제1 저항(R1)을 연결하는 앤채널 모스트랜지스터로 구성된다.

제2 지연부(20)는 제1 지연부(10)의 출력신호를 게이트로 입력받고 전원전압(VDD)과 제2 저항(R2)을 스위칭하는 제2 피채널 모스 트랜지스터(MP2)와, 제1 지연부(10)의 출력신호를 게이트로 입력받고 접지전원(VSS)과 제2 저항(R2)을 스위칭하는 제2 앤채널 모스 트랜지스터(MN2)와, 제2 피채널 모스 트랜지스터(MP2) 또는제2 앤채널 모스 트랜지스터(MN2)의 통해 제1 지연부(10)의 출력신호를 후단으로 전달하는 제2 저항(R2)과, 제2 저항(R2)을 통해 전달된 신호를 일정시간 지연시키는 제3, 4 커패시터(Cp2,Cn2)와, 제2 저항(R2)에 의해 전달된 신호를 버퍼링하여 출력하는 제1, 2 인버터(IN1,IN2)로 구성된다.

제3 커패시터(Cp2)는 전원전압(VDD)과 제2 저항(R2)을 연결하는 피채널 모스트랜지스터로 구성되고, 제4 커패시터(Cn2)는 접지전원(VSS)과 제2 저항(R2)을 연결하는 앤채널 모스트랜지스터로 구성된다.

전술한 바와 같이 종래에는 지연회로를 구성하는데 있어서, 입력신호(IN)가 다수개의 인버터를 통해 소정 시간 지연되고, 저항값(resistance)과 커패시턴스(capacitance)에 의해 다시 RC 지연값 만큼 지연된 후 출력신호로 나가도록 구성하였다. 이러한 종래의 지연 회로는 인버터 체인부(10)를 구성하는 인버터의 크기와, 저항 및 커패시터의 값을 조절하여 전체 지연값을 결정하게 된다.

그러나, 종래의 지연 회로에서 보다 큰 지연값을 얻기 위해서는 인버터를 여러단으로 설계하고, 저항과 커패시터 값을 크게 해야 하는 데, 이는 레이아웃(Layout) 면적의 증가로 연결되어 구현 면적에 있어서의 큰 손실을 야기하게 되고, 아울러 그에 따른 전력 손실도 커지게 되는 문제가 있다.

또한 반도체 집적회로가 고집적화 되어감에 따라, 지연회로를 위한 저항과 커패시터를 구현할 수 있는 면적은 갈수록 제한된다. 따라서 보다 적은 면적으로 큰 지연효과를 나타낼 수 있는 지연회로가 필요하다.

본 발명은 같은 면적에서 보다 큰 지연시간을 가지는 지연회로를 제공함을 그 목적으로 한다.

도1는 종래 기술에 의한 지연회로를 나타내는 회로도.

도2은 본 발명에 의한 바람직한 실시예에 따른 지연회로를 나타내는 회로 구성도.

도3는 본 발명에 의한 바람직한 제2 실시에에 따른 지연회로를 나타내는 회로구성도.

상기의 목적을 달성하기 위해 본 발명은 입력신호를 지연하는 입력신호 지연부; 및 상기 입력신호 지연부의 출력을 지연하는 메인지연부를 구비하며, 상기 메인지연부는 상기 입력신호 지연부의 출력을 반전하는 인버터와, 상기 인버터의 출력단에 연결된 저항과, 상기 메인지연부의 입력과 출력사이에 접속되는 커플링 캐패시터를 구비하는 것을 특징으로 하는 지연회로를 제공한다.또한 본 발명은 입력신호를 지연하는 입력신호 지연부; 및 상기 입력신호 지연부의 출력을 지연하는 메인지연부를 구비하며, 상기 메인지연부는 상기 입력신호 지연부의 출력에 연결된 저항과, 상기 저항에 연결된 인버터와, 상기 메인지연부의 입력과 출력사이에 접속되는 커플링 캐패시터를 구비하는 것을 특징으로 하는 지연회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명에 의한 바람직한 실시예에 따른 지연회로를 나타내는 회로 구성도이다.

도2를 참조하여 살펴보면, 지연회로는 입력신호(IN)을 입력받아 소정의 시간동안 지연시켜 반전 출력하는 입력지연부(100)와, 제1 저항(R3)과, 커플링 커패시터(C1)를 이용하여 지연시간을 조절하는 메인지연부(200)와, 메인지연부(200)를 통해 지연된 신호를 버퍼링하여 출력하는 출력부(300)로 구성된다.

입력지연부(100)는 입력신호(IN)를 게이트로 입력받고 전원전압(VDD)과 제3 저항(R3)을 스위칭하는 제1 피채널 모스 트랜지스터(MP3)와, 입력신호(IN)를 게이트로 입력받고 접지전원(VSS)과 제1 저항(R3)을 스위칭하는 제1 앤채널 모스 트랜지스터(MN3)와, 제1 피채널 모스 트랜지스터(MP3) 또는 제1 앤채널 모스 트랜지스터(MN3)의 통해 입력신호(IN)을 후단으로 전달하는 제1 저항(R3)으로 구성된다.

메인 지연부(200)는 제1 저항(R3)을 통해 전달된 신호를 게이트로 입력받고 전원전압(VDD)과 제2 저항(R4)을 스위칭하는 제2 피채널 모스 트랜지스터(MP4)와, 제1 저항(R3)을 통해 전달된 신호를 게이트로 입력받고 접지전원(VSS)과 제2 저항(R4)을 스위칭하는 제2 앤채널 모스 트랜지스터(MN4)와, 제2 피채널 모스 트랜지스터(MP4) 또는 제2 앤채널 모스 트랜지스터(MN4)를 통해 입력지연부(100)의 신호를 후단으로 전달하는 제2 저항(R4)와, 일측이 제2 피채널 모스 트랜지스터(MP4)와 제2 앤채널 모스 트랜지스터(MN4)의 공통 게이트단과 연결되고, 타측은 제2 저항(R4)과 연결되는 커플링 커패시터(C1)로 구성된다.

출력부(300)는 제2 저항(R4)를 통해 전달된 신호를 출력신호(OUT)로 버퍼링하는 제1, 2 인버터(IN1,IN2)로 구성된다.

도2를 참조하여 본발명에 의한 지연회로의 동작을 설명한다.

초기에 입력신호(IN)가 하이(High)를 유지하고 있으면, 노드(A)의 전압은 로우(Low)이고, 노드(B)의 전압은 하이로 되어 있다. 이어서,입력신호(IN)가 하이에서 로우로 천이하면, 노드(A)의 전압이 상승하는데, 이 때, 노드(A)는 커플링 커패시터(C1)를 통해 노드(B)와 연결되어 있기 때문에 커플링효과로 인해 노드(B)의 전압이 전원전압(VDD)에서 '전원전압+α'로 상승된다.

이후 노드(A)의 전압이 제2 앤채널 모스 트랜지스터(MN4)의 턴온전압(Vt)이상이 되면, 제2 앤채널 모스 트랜지스터(MN4)가 턴온되고 이때 부터는 노드(B)의 전압이 '전원전압+α'에서 하강하게 된다. 이 때 노드(B)는 커플링 커패시터를 통해 노드(A)와 연결되어 있으므로, 노드(B)는 노드(A)로 인해 로우로의 변화가 방해받고, 노드(A)는 노드(B)인해 하이로 상승하는 것이 방해받는 커플링 효과를 일으킨다.

따라서, 종래에 전원전압(VDD) 또는 접지전원(VSS)과 같은 전원과 직접 연결되어 있는 지연회로의 커패시터 보다 같은 면적으로 구현된 본 발명에 의한 커패시터의 지연효과를 더욱 극대화 할 수 있게 된다. 여기서 커플링 커패시터(C1)는 앤 채널 모스 트랜지스터 또는 피 채널 모스 트랜지스터로 구현할 수 있다.

결국, 본 발명은 커패시터의 커플링 효과를 이용하여 신호의 진행을 방해하는 쪽으로 커패시터를 연결하여 지연회로를 구성한 것이다.

이렇게 함으로써 동일 면적으로 구성할 수 있는 커패시터로 더 큰 지연시간을 얻을 수 있는 회로를 구현할 수 있어 레이아웃 작업시 보다 용이하게 집적회로를 구현할 수 있다.

도3는 본 발명에 의한 바람직한 제2 실시에에 따른 지연회로를 나타내는 회로구성도이다. 여기서는 커플링 커패시터의 연결단자를 노드(C)와 노드(D)로 연결하였다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 지연회로를 구현하면 반도체 집적회로의 칩면적을 줄일 수 있다.

Claims (5)

1. 삭제
2. 입력신호를 지연하는 입력신호 지연부; 및

   상기 입력신호 지연부의 출력을 지연하는 메인지연부를 구비하며,

   상기 메인지연부는 상기 입력신호 지연부의 출력을 반전하는 인버터와, 상기 인버터의 출력단에 연결된 저항과, 상기 메인지연부의 입력과 출력사이에 접속되는 커플링 캐패시터를 구비하는 것을 특징으로 하는 지연회로.
3. 삭제
4. 입력신호를 지연하는 입력신호 지연부; 및

   상기 입력신호 지연부의 출력을 지연하는 메인지연부를 구비하며,

   상기 메인지연부는 상기 입력신호 지연부의 출력에 연결된 저항과, 상기 저항에 연결된 인버터와, 상기 메인지연부의 입력과 출력사이에 접속되는 커플링 캐패시터를 구비하는 것을 특징으로 하는 지연회로.
5. 삭제