JPH11250656A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナスＤＲＡＭにおけるクロックアク
セスおよびデータホールドをデバイスコンディションの
変化に対応して最適に補正する。 【解決手段】 ＳＭＤなどの位相同期回路１３から位相
検出信号を検出し、補正信号制御部１５が該位相検出信
号によりデバイスコンディションをモニタし、デバイス
応答速度に応じたクロックアクセスｔＡＣ、データホー
ルドｔＯＨを最適とする補正信号を生成し、特性補正部
１７に出力する。特性補正部１７は、入力された補正信
号に基づいてデータ出力におけるスルーレートコントロ
ールを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の最
適なスルーレートコントロールに適用して有効な技術に
関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、シ
ンクロナスＤＲＡＭなどの半導体集積回路装置において
は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子における
スペックとしてＡＣ特性が規定されている。

【０００３】また、データ出力ピンにおけるシンクロナ
スＤＲＡＭの重要なＡＣ特性として、外部クロックのＨ
ｉエッジからデータ出力されるまでの時間であるクロッ
クアクセスｔＡＣ（Ａｃｃｅｓｓ ｔｉｍｅ ｆｒｏｍ
ＣＬＫ）ならびに外部クロックのＨｉエッジからデー
タを保持しておく時間であるデータホールドｔＯＨ（Ｄ
ａｔａ−ｏｕｔ Ｈｏｌｄ ｔｉｍｅ）がある。

【０００４】なお、この種のＡＣ特性について詳しく述
べてある例としては、昭和５９年１１月３０日、株式会
社オーム社発行、財団法人 電子通信学会（編）、「Ｌ
ＳＩハンドブック」Ｐ６５０があり、この文献には、半
導体集積回路装置のＡＣ特性試験が記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。

【０００６】すなわち、半導体集積回路装置のＡＣ特性
であるクロックアクセスｔＡＣとデータホールドｔＯＨ
とはお互いに相補的な関係であるが、これらの特性のワ
ースト値はそれぞれｔＡＣｍａｘ、ｔＯＨｍｉｎとなる
対局的な条件となるために、クロックアクセスｔＡＣと
データホールドｔＯＨとの両立が困難となり、高速動作
が要求される電子装置では性能の低下や誤動作などが生
じる恐れがある。

【０００７】また、半導体素子の製造時のばらつきや温
度変化などのデバイスコンディションの変化によるクロ
ックアクセスｔＡＣとデータホールドｔＯＨとのずれ
は、選別歩留まりの低下の大きな原因となっているとい
う問題がある。

【０００８】本発明の目的は、クロックアクセスおよび
データホールドをデバイスコンディションの変化に対応
して最適に補正することにより、選別歩留まりを大幅に
向上することのできる半導体集積回路装置を提供するこ
とにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、外部から入力されるクロック信号と内部遅延回路の
遅延パルスとの比較を行い、位相検出信号を検出する位
相同期回路と、当該位相同期回路の位相検出信号に基づ
いてデバイスコンディションをモニタし、そのモニタ結
果に基づいてデータ出力端子におけるクロックアクセス
ならびにデータホールドを最適に補正する補正信号を生
成する補正制御手段と、当該補正制御手段の補正信号に
基づいて、データ出力のスルーレートコントロールを行
う特性補正手段とよりなるスルーレート制御手段を設け
たものである。

【００１２】また、本発明の半導体集積回路装置は、前
記補正制御手段が、位相同期回路の位相検出信号を遅延
する信号遅延部と、該信号遅延部から出力された遅延信
号に基づいてデバイスコンディションをモニタし、その
モニタ結果をモニタ信号として出力する補正信号制御部
と、該補正信号制御部のモニタ信号に基づいて、スルー
レートを可変する補正信号を生成する補正信号生成部と
よりなり、前記特性補正手段が、スルーレートを可変す
る少なくとも２つの抵抗素子と、補正信号生成部の補正
信号に基づいてスイッチングを行い、抵抗素子の合成抵
抗値を可変させるスイッチング部とよりなることを特徴
とする半導体集積回路装置。

【００１３】さらに、本発明の半導体集積回路装置は、
前記位相同期回路が、ＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｍｉｒｒｏｒ Ｄｅｌａｙ）よりなるものである。

【００１４】それらにより、スルーレート制御部によっ
て、デバイスコンディションの変化に対応して適切なク
ロックアクセス、データホールドの補正を行うことがで
きるので、高精度なスルーレートコントロールを行うこ
とができる。位相同期回路を位相検出信号の検出だけに
用いるので回路構成が簡単となり、レイアウト面積を省
面積化でき、かつ消費電力を少なくすることができる。

【００１５】また、本発明の半導体集積回路装置は、前
記位相同期回路が、データ出力バッファの前段に設けら
れたバッファの動作の基準となる内部クロック信号を生
成し、前記バッファに内部クロック信号を供給するもの
である。

【００１６】それにより、出力バッファの前段のバッフ
ァにおけるスルーレートコントロールができるので、デ
ータアクセスの精度をより向上することができる。

【００１７】以上のことにより、プロセスばらつき、外
部電源電圧や使用温度の変動などによってデバイスコン
ディションが変動しても、スルーレート制御手段がクロ
ックアクセスならびにデータホールドをそのデバイスコ
ンディションに合わせてアジャストするので最適なスル
ーレートコントロールを行うことができ、半導体集積回
路装置の信頼性ならびに選別歩留まりを向上することが
できる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１９】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたスルーレート制御部のブロック図、
図３は、本発明の一実施の形態によるスルーレート制御
部に設けられた位相同期回路の説明図、図４は、本発明
の一実施の形態によるスルーレート制御部に設けられた
パルスディテクタの説明図、図５は、本発明の一実施の
形態によるスルーレート制御部に設けられた補正信号制
御部の説明図、図６は、本発明の一実施の形態によるス
ルーレート制御部に設けられた補正信号生成部の説明
図、図７は、本発明の一実施の形態によるスルーレート
制御部に設けられた特性補正部の説明図、図８は、スル
ーレート制御部の位相同期回路における信号タイミング
チャート、図９は、スルーレート制御部におけるスルー
レートコントロールの説明図である。

【００２０】本実施の形態において、シンクロナスＤＲ
ＡＭであるメモリ（半導体集積回路装置）１は、記憶の
最小単位であるメモリセルが規則正しくアレイ状に並べ
られてメモリアレイ２が設けられている。このメモリア
レイ２が、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２
バンク構成となっており、動作周波数は、たとえば、８
０ＭＨｚ，１００ＭＨｚ，１２０ＭＨｚの３通りが設定
されている。

【００２１】また、それぞれのメモリアレイ２には、ロ
ーデコーダ３が接続されており、このローデコーダ３
は、該メモリアレイ２の内、ロー（行）方向のワード線
を選択する。

【００２２】さらに、各々のメモリアレイ２には、セン
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。

【００２３】これらカラムデコーダ５には、カラムアド
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６およびローデコーダ３には、ロー／カラムア
ドレスバッファ７が接続されている。

【００２４】また、カラムアドレスカウンタ６は、ロー
／カラムアドレスバッファ７から入力されたアドレス信
号に基づいてバーストモードのアドレスを発生する。

【００２５】ロー／カラムアドレスバッファ７は、入力
されたカラム方向のアドレス信号に基づいて、それぞれ
の内部アドレス信号を発生させ、カラムアドレスカウン
タ６に出力する。また、ロー／カラムアドレスバッファ
７は、入力されるロー方向のアドレス信号に基づいて、
それぞれの内部アドレス信号を発生させ、それぞれのロ
ーデコーダ３に出力する。

【００２６】さらに、メモリ１には、コントロール回路
８が設けられている。このコントロール回路８は、外部
から入力されるクロック信号ＥｘＣＬＫ、クロック信号
を受け付ける許可信号であるクロックイネーブル信号Ｃ
ＫＥ、チップの選択を行うチップセレクト信号／ＣＳ、
ロー方向のアドレスを適当なタイミングで読み込むため
の制御信号であるローアドレスストローブ信号／ＲＡ
Ｓ、カラム方向のアドレスを適当なタイミングで読み込
むための制御信号であるカラムアドレスストローブ信号
／ＣＡＳ、書き込み許可信号であるライトイネーブル信
号／ＷＥならびに選択信号である入出力マスク信号ＤＱ
Ｍなどの入力信号やコマンド用アドレス信号が入力さ
れ、各種の制御信号ならびにコマンドデコード回路によ
りコマンド信号がデコードされた制御信号を出力する。
ここで、前述したコマンドデコード回路は、コントロー
ル回路８内に設けられている。

【００２７】また、コントロール回路８には、外部のク
ロック信号に同期した信号を生成し、メモリ１の動作の
基本となるクロック信号として供給を行うクロック生成
回路も設けられている。

【００２８】センスアンプ４には、入力バッファ９が接
続されており、この入力バッファ９は、入力データを所
定のタイミング取り込む。さらに、センスアンプ４に
は、出力バッファ１０が、スルーレート制御部（スルー
レート制御手段）１１を介して接続され、該スルーレー
ト制御部１１、すなわち、出力バッファ１０の前段には
バッファ１０ａが設けられている。

【００２９】出力バッファ１０およびバファ１０ａは、
出力データを一時的に保管する。また、バッファ１０ａ
には、前述したコントロール回路８のクロック生成回路
によって生成されたクロック信号がストローブ信号とし
て供給されている。

【００３０】また、ロー／カラムアドレスバッファ７に
は、リフレッシュカウンタ１２が接続されており、この
リフレッシュカウンタ１２は、リフレッシュ動作のカウ
ントを行う。

【００３１】次に、スルーレート制御部１１の構成につ
いて説明する。

【００３２】スルーレート制御部１１は、図２に示すよ
うに、位相同期回路１３、３つのパルスディテクタ（信
号遅延部）１４、補正信号制御部１５、補正信号生成部
１６ならびに特性補正部（特性補正手段）１７によって
構成されている。

【００３３】また、位相同期回路１３は、図３に示すよ
うに、位相同期を行うシンクロナスミラーディレイ（Ｓ
ＭＤ）回路であり、この位相同期回路１３は、パルスジ
ェネレータＰＧ、ディレイ回路Ｄ、比較回路ＣＭ、所定
の数のフォワードディレイ回路（内部遅延回路）ＦＤＡ
ならびにバックワードディレイ回路ＢＤＡによって構成
されている。

【００３４】パルスジェネレータＰＧは、外部のクロッ
ク信号ＥｘＣＬＫを所定のデューティ比のクロック信号
ＥＳＣＬＫに変換し、このクロック信号ＥＳＣＬＫを後
段に接続されたディレイ回路Ｄ、比較回路ＣＭに供給す
る。

【００３５】また、所定の数のフォワードディレイ回路
ＦＤＡは直列接続されており、それぞれのフォワードデ
ィレイ回路ＦＤＡは、比較回路ＣＭにも接続されてい
る。所定の数のバックワードディレイ回路ＢＤＡも直列
接続されており、同様に各々のフォワードディレイ回路
ＦＤＡが比較回路ＣＭと接続されている。

【００３６】また、位相同期回路１３は、動作周波数が
８０ＭＨｚの場合にティピカルコンディション（デバイ
ス応答速度が標準）において、フォワードディレイ回路
ＦＤＡの出力が最小パルスとなるノードＦＡＴ８、スト
ロングコンディション（デバイス応答速度が速い）にお
いてフォワードディレイ回路ＦＤＡの出力が最小パルス
となるノードＦＡＳ８ならびにウィークコンディション
（デバイス応答速度が遅い）においてフォワードディレ
イ回路ＦＤＡの出力が最小パルスとなるノードＦＡＷ８
の３つの位相検出信号がとりだされてパルスディテクタ
１４に入力されている。

【００３７】さらに、動作周波数が１００ＭＨｚの場合
にティピカルコンディションにおいて、フォワードディ
レイ回路ＦＤＡの出力が最小パルスとなるノードＦＡＴ
１０、ストロングコンディションにおいてフォワードデ
ィレイ回路ＦＤＡの出力が最小パルスとなるノードＦＡ
Ｓ１０、ウィークコンディションにおいてフォワードデ
ィレイ回路ＦＤＡの出力が最小パルスとなるノードＦＡ
Ｗ１０の３つの位相検出信号がとりだされて他のパルス
ディテクタ１４に入力されている。

【００３８】また、動作周波数が１２０ＭＨｚの場合に
ティピカルコンディションにおけるフォワードディレイ
回路ＦＤＡのノードＦＡＴ１２、ストロングコンディシ
ョンにおけるフォワードディレイ回路ＦＤＡのノードＦ
ＡＳ１０、ウィークコンディションにおけるフォワード
ディレイ回路ＦＤＡのノードＦＡＷ１０の３つの位相検
出信号がとりだされて、さらに他のパルスディテクタ１
４に入力されている。

【００３９】また、パルスディテクタ１４は、ノードＦ
ＡＳ８〜ＦＡＷ８，ＦＡＳ１０〜ＦＡＷ１０，ＦＡＳ１
２〜ＦＡＷ１２における位相検出信号を検出することに
よってクロックアクセスｔＡＣならびにデータホールド
ｔＯＨを最適にアジャストする補正信号を生成する。

【００４０】パルスディテクタ１４は、図４に示すよう
に、バッファＢ１〜Ｂ３、ディレイ回路ＤＣ１〜ＤＣ６
および３入力の論理積回路であるＡＮＤ回路ＡＤ１〜Ａ
Ｄ３によって構成されている。このパルスディテクタ１
４は、入力された位相検出信号を所定の時間だけ遅延す
る。

【００４１】ノードＦＡＳ８，ＦＡＴ８，ＦＡＷ８は、
それぞれバッファＢ１〜Ｂ３の入力部に接続されてい
る。バッファＢ１の出力部は、ＡＮＤ回路ＡＤ１の一方
の入力部とディレイ回路ＤＣ１の入力部とに接続されて
いる。バッファＢ２，Ｂ３の出力部も、それぞれＡＮＤ
回路ＡＤ２，ＡＤ３の一方の入力部およびディレイ回路
ＤＣ３，ＤＣ５の入力部とに接続されている。

【００４２】ディレイ回路ＤＣ１，ＤＣ３，ＤＣ５の出
力部は、それぞれ後段のディレイ回路ＤＣ２，ＤＣ４，
ＤＣ６の入力部、ＡＮＤ回路ＡＤ１，ＡＤ２，ＡＤ３の
他方の入力部と接続されている。

【００４３】ディレイ回路ＤＣ２，ＤＣ４，ＤＣ６の出
力部は、それぞれＡＮＤ回路ＡＤ１〜ＡＤ３のさらに他
方の入力部と接続され、このＡＮＤ回路ＡＤ１〜ＡＤ３
の出力部からセット信号ＳＫ８，ＴＫ８，ＷＫ８が出力
される。

【００４４】ここでは、ノードＦＡＳ８，ＦＡＴ８，Ｆ
ＡＷ８に接続されるパルスディテクタ１４の回路構成に
ついて説明したが、ノードＦＡＳ１０，ＦＡＴ１０，Ｆ
ＡＷ１０およびノードＦＡＳ１２，ＦＡＴ１２，ＦＡＷ
１２が接続されるパルスディテクタ回路についても同様
の構成であり、ノードＦＡＳ１０，ＦＡＴ１０，ＦＡＷ
１０に接続されるパルスディテクタからはセット信号Ｓ
Ｋ１０，ＴＫ１０，ＷＫ１０が出力され、ノードＦＡＳ
１２，ＦＡＴ１２，ＦＡＷ１２に接続されるパルスディ
テクタからはセット信号ＳＫ１２，ＴＫ１２，ＷＫ１２
が出力される。

【００４５】そして、これらパルスディテクタ１４の後
段には、図５に示すように、補正信号制御部１５が接続
されている。

【００４６】この補正信号制御部１５は、フリップフロ
ップＦＦ１〜ＦＦ３，ＦＦ４〜ＦＦ６，ＦＦ７〜ＦＦ９
によって構成されている。フリップフロップＦＦ１のデ
ータ入力部には、セット信号ＳＫ８が入力され、フリッ
プフロップＦＦ２，ＦＦ３のデータ入力部には、それぞ
れセット信号ＴＫ８，ＷＫ８が入力されている。

【００４７】フリップフロップＦＦ４〜ＦＦ６のデータ
入力部には、それぞれセット信号ＳＫ１０，ＴＫ１０，
ＷＫ１０が入力されており、フリップフロップＦＦ４〜
ＦＦ６のデータ入力部には、それぞれセット信号ＳＫ１
２，ＴＫ１２，ＷＫ１２が入力されている。

【００４８】これらセット信号に基づいてフリップフロ
ップＦＦ１〜ＦＦ９は、それぞれ出力信号ＦＤＳ８，Ｆ
ＤＴ８，ＦＤＷ８、出力信号ＦＤＳ１０，ＦＤＳ１０，
ＦＤＷ１０および出力信号ＦＤＳ１２，ＦＤＴ１２，Ｆ
ＤＷ１２が出力される。

【００４９】また、フリップフロップＦＦ１〜ＦＦ３の
リセット信号入力部には、フリップフロップＦＦ４の出
力信号ＦＤＳ１０が入力されるように接続されており、
フリップフロップＦＦ４〜６には、フリップフロップＦ
Ｆ７の出力信号ＦＤＳ１２が入力されるように接続され
ている。フリップフロップＦＦ７〜９には、フリップフ
ロップＦＦ１の出力信号ＦＤＳ８が入力されるように接
続されている。

【００５０】これらフリップフロップＦＦ１〜ＦＦ９の
出力信号は、後段に設けられた補正信号生成部１６に入
力されている。この補正信号生成部１６は、図６に示す
ように、３入力の論理和回路であるＯＲ回路Ｒ１〜Ｒ３
によって構成されており、フリップフロップＦＦ１〜Ｆ
Ｆ９の出力に基づいて所定の補正信号の生成を行う。

【００５１】ＯＲ回路Ｒ１の３つの入力部には、それぞ
れフリップフロップＦＦ２，ＦＦ５，ＦＦ８の出力信号
ＦＤＰ８，ＦＤＰ１０，ＦＤＰ１２が入力されるように
接続されている。

【００５２】また、ＯＲ回路Ｒ２の３つの入力部には、
それぞれフリップフロップＦＦ１，ＦＦ４，ＦＦ７の出
力信号ＦＤＳ８，ＦＤＳ１０，ＦＤＳ１２が入力される
ように接続され、ＯＲ回路Ｒ３の３つの入力部には、そ
れぞれフリップフロップＦＦ３，ＦＦ６，ＦＦ９の出力
信号ＦＤＷ８，ＦＤＷ１０，ＦＤＷ１２が入力されるよ
うに接続されている。

【００５３】そして、これらパルスディテクタ１４、補
正信号制御部１５および補正信号生成部１６により、補
正制御手段が構成されている。

【００５４】これらＯＲ回路Ｒ１〜Ｒ３の出力部は、図
７に示す特性補正部１７と接続されている。この特性補
正部１７は、出力バッファ１０と該出力バッファ１０の
前段に設けられているバッファ１０ａとの間に設けられ
ている。

【００５５】特性補正部１７は、所定の抵抗値を有する
抵抗（抵抗素子）ＲＥ１〜ＲＥ３とＭＯＳトランジスタ
などからなるスイッチング部ＳＷ１〜ＳＷ３とによって
構成されている。

【００５６】抵抗ＲＥ１の一方の接続部は、スイッチＳ
Ｗ１の一方の接続部と接続され、同じく抵抗ＲＥ２，Ｒ
Ｅ３の一方の接続部は、スイッチＳＷ２，ＳＷ３の一方
の接続部とそれぞれ接続されている。

【００５７】また、抵抗ＲＥ１〜ＲＥ３の他方の接続部
は、バッファ１０の入力部と接続されている。スイッチ
ＳＷ１〜ＳＷ３の他方の接続部は、バッファ１０ａの出
力部と接続されている。このバッファ１０ａは、前述し
たようにコントロール回路８のクロック生成回路によっ
て生成されたクロック信号に同期してデータ出力が行わ
れる。

【００５８】スイッチＳＷ１〜ＳＷ３は、ＯＲ回路Ｒ１
〜Ｒ３から出力される補正信号Ｈ１〜Ｈ３に基づいてＯ
Ｎ、ＯＦＦの制御が行われる。

【００５９】次に、本実施の形態の作用について、図１
〜図７および図８の位相同期回路１３におけるタイミン
グチャートを用いて説明する。

【００６０】図８においては、上方から下方にかけて、
クロック信号ＥＳＣＬＫ、フォワードディレイ回路ＦＤ
ＡのそれぞれのノードＦＡ１〜ＦＡｎ＋１における位相
検出信号のタイミングが示されている。ここで、ノード
ＦＡｎは、クロック信号ＥＳＣＬＫの１周期のパルスｔ
ＣＫ＝ｋｎｓにおいてフォワードディレイ回路ＦＤＡの
出力が最小パルスとなるノードである。

【００６１】ティピカルコンディションにおいて、位相
同期回路１３のフォワードディレイ回路ＦＤＡの出力が
最小パルスとなるノードを設定する。たとえば、メモリ
１の動作周波数は、８０ＭＨｚ、１００ＭＨｚ、１２０
ＭＨｚの３通りであり、ティピカルコンディションで
は、パルスｔＣＫ＝１０ｎｓ（動作周波数：１００ＭＨ
ｚ）で、ノードＦＡｎ＝ノードＦＡＴ１０となるように
設定する。

【００６２】また、ノードＦＡＴ１０が設定された前段
のフォワードディレイ回路ＦＤＡにおけるノード（スト
ロングコンディション）をノードＦＡＳｋ＝ノードＦＡ
Ｓ１０、ノードＦＡＴ１０後段のノード（ウィークコン
ディション）をノードＦＡＷｋ＝ノードＦＡＷ１０と
し、３ステージ設定とする。

【００６３】同じく、その他の動作周波数の場合におい
ても、ティピカルコンディションでパルスｔＣＫ＝８ｎ
ｓ（動作周波数：８０ＭＨｚ）時にノードＦＡｎ＝ノー
ドＦＡＴ８となるように設定し、そのノードＦＡＴ８が
設定された前段のノードをノードＦＡＳｋ＝ノードＦＡ
Ｓ８、ノードＦＡＴ８の後段をノードＦＡＷｋ＝ノード
ＦＡＷ８として設定する。

【００６４】また、ティピカルコンディションでパルス
ｔＣＫ＝１２ｎｓ（動作周波数：１２０ＭＨｚ）時にノ
ードＦＡｎ＝ノードＦＡＴ１２となるように設定し、そ
のノードＦＡＴ１２が設定された前段のノードをノード
ＦＡＳｋ＝ノードＦＡＳ１２、ノードＦＡＴ１２の後段
をノードＦＡＷｋ＝ノードＦＡＷ１２として設定する。

【００６５】たとえば、動作周波数が１００ＭＨｚにお
いて、プロセス要因などによってデバイスの遅延時間が
短くなった場合、ノードＦＡｎ（図８）＝ノードＦＡＳ
１０の関係となるので、パルスディテクタ１４から出力
されるセット信号ＳＫ８，ＴＫ８，ＷＫ８，ＳＫ１０
は、Ｈｉ信号となり、セット信号ＴＫ１０，ＷＫ１０，
ＳＫ１２，ＴＫ１２，ＷＫ１２は、Ｌｏ信号となる。

【００６６】よって、後段のフリップフロップＦＦ１〜
ＦＦ４はＨｉ信号出力、フリップフロップＦＦ５〜ＦＦ
９は、Ｌｏ信号出力となるが、フリップフロップＦＦ１
〜ＦＦ３にはリセット信号としてフリップフロップＦＦ
４の出力信号ＦＤＳ１０のＨｉ信号が入力されてフリッ
プフロップＦＦ１〜ＦＦ３はリセット、すなわちＬｏ信
号出力となる。

【００６７】そして、フリップフロップＦＦ１〜ＦＦ９
の出力は、補正信号生成部１６のＯＲ回路Ｒ１〜Ｒ３に
入力される。フリップフロップＦＦ２，ＦＦ５，ＦＦ８
の出力信号ＦＤＴ８，ＦＤＴ１０，ＦＤＴ１２が入力さ
れるＯＲ回路Ｒ１からはＬｏ信号、フリップフロップＦ
Ｆ１，ＦＦ４，ＦＦ７の出力信号ＦＤＳ８，ＦＤＳ１
０，ＦＤＳ１２が入力されるＯＲ回路Ｒ２からはＨｉ信
号、フリップフロップＦＦ３，ＦＦ６，ＦＦ９の出力信
号ＦＤＷ８，ＦＤＷ１０，ＦＤＷ１２が入力されるＯＲ
回路Ｒ３からはＬｏ信号が、それぞれ補正信号Ｈ１〜Ｈ
３として出力される。

【００６８】これらＯＲ回路Ｒ１〜Ｒ３から出力された
補正信号Ｈ１〜Ｈ３に基づいて、特性補正部１７のスイ
ッチング部ＳＷ１，ＳＷ２はＯＦＦとなり、スイッチン
グ部ＳＷ３がＯＮとなるので、抵抗ＲＥ３のみを介して
データ出力が行われることになるので抵抗値は最も大き
くなり、スルーレートを大きくすることができる。

【００６９】一方、デバイスの遅延時間が大きくなった
場合、ノードＦＡｎ＝ノードＦＡＷ１０（動作周波数１
００ＭＨｚ）の関係となるので、ＯＲ回路Ｒ１〜Ｒ３か
ら出力される補正信号Ｈ１〜Ｈ３はＨｉ信号となり、ス
イッチング部ＳＷ１〜ＳＷ３のすべてがＯＮとなる。特
性補正部１７の抵抗値は、並列接続された抵抗ＲＥ１〜
ＲＥ３の合成抵抗値となるで最も小さくなり、スルーレ
ートを小さくすることができる。

【００７０】よって、抵抗ＲＥ１〜ＲＥ３の合成抵抗値
を可変することによって、図９に示すように、クロック
アクセスｔＡＣ、データホールドｔＯＨにおけるスルー
レートコントロールを任意に行うことができる。

【００７１】ここでは、プロセスばらつきの要因による
スルーデータコントロールについて記載したが、電源電
圧変動や使用温度変動などの様々な要因によるデバイス
コンディションの変動であっても同様にスルーコントロ
ールが行われることになる。

【００７２】それにより、本実施の形態では、スルーレ
ート制御部１１によって、デバイスコンディションの変
化に対応して適切なクロックアクセスｔＡＣ、データホ
ールドｔＯＨの補正を行うことができるので、高精度な
スルーレートコントロールを行うことができる。

【００７３】また、位相同期回路１３を位相検出信号の
検出だけに用いるので回路構成が簡単となり、レイアウ
ト面積を省面積化でき、かつ消費電力を少なくすること
ができる。

【００７４】さらに、本実施の形態では、バッファ１０
ａの同期信号としてコントロール回路８のクロック生成
回路によって生成されたクロック信号を用いていたが、
たとえば、図１０に示すように、スルーレート制御部１
１に設けられた位相同期回路によって外部のクロック信
号ＥｘＣＬＫと位相同期したクロック信号ＳＣＬＫを生
成し、このクロック信号ＳＣＬＫをバッファ１０ａに供
給するようにしてもよい。

【００７５】これによって、出力バッファ１０の前段の
バッファ１０ａを位相同期回路によって生成されたクロ
ック信号ＳＣＬＫに同期さることにより、バッファ１０
ａにおけるスルーレートコントロールができるので、デ
ータアクセスの精度をより向上することができる。

【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７７】たとえば、スルーレート制御部に供給され
る電源を、外部入力される電源電圧でなく、半導体集積
回路装置に設けられた降圧電源回路によって生成された
降圧電源とすることによって電源電圧の影響を大幅に少
なくすることができるので、電源電圧変動によるスルー
レートコントロールを不要とすることができる。

【００７８】また、前記実施の形態では、それぞれの動
作周波数において、ティピカルコンディション、ウィー
クコンディション、ストロングコンディションの３ステ
ージ設定となっていたが、これらコンディションの設定
を４ステージ以上とすることにより、より細かなスルー
コンディションの調整を行うことができる。

【００７９】さらに、前記実施の形態によれば、位相同
期回路としてＳＭＤを用いていたが、たとえば、ＤＬＬ
（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）などを位相同
期回路として用いるようにしてもよい。

【００８０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８１】（１）本発明によれば、スルーレート制御
部によってデバイスコンディションの変化に対応して適
切なクロックアクセス、データホールドの補正を行うこ
とができるので、高精度なスルーレートコントロールを
行うことができる。

【００８２】（２）また、本発明では、位相同期回路を
位相検出信号の検出だけに用いるので回路構成が簡単と
なり、レイアウト面積を省面積化でき、かつ消費電力を
少なくすることができる。

【００８３】（３）さらに、本発明においては、位相同
期回路により、データ出力バッファの前段に設けられた
バッファの動作の基準となる内部クロック信号を生成
し、そのバッファに内部クロック信号を供給することに
より、前段のバッファにおけるスルーレートコントロー
ルができるので、データアクセスの精度をより向上する
ことができる。

【００８４】（４）また、本発明によれば、上記（１）
〜（３）により、クロックアクセスならびにデータホー
ルドのワースト値を向上できるので、半導体集積回路装
置の信頼性ならびに選別歩留まりを大幅に向上すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
たスルーレート制御部のブロック図である。

【図３】本発明の一実施の形態によるスルーレート制御
部に設けられた位相同期回路の説明図である。

【図４】本発明の一実施の形態によるスルーレート制御
部に設けられたパルスディテクタの説明図である。

【図５】本発明の一実施の形態によるスルーレート制御
部に設けられた補正信号制御部の説明図である。

【図６】本発明の一実施の形態によるスルーレート制御
部に設けられた補正信号生成部の説明図である。

【図７】本発明の一実施の形態によるスルーレート制御
部に設けられた特性補正部の説明図である。

【図８】スルーレート制御部の位相同期回路における信
号タイミングチャートである。

【図９】スルーレート制御部におけるスルーレートコン
トロールの説明図である。

【図１０】本発明の他の実施の形態によるメモリのブロ
ック図である。

【符号の説明】

１ メモリ（半導体集積回路装置） ２ メモリアレイ ３ ローデコーダ ４ センスアンプ ５ カラムデコーダ ６ カラムアドレスカウンタ ７ ロー／カラムアドレスバッファ ８ コントロール回路 ９ 入力バッファ １０ 出力バファ １０ａ バッファ １１ スルーレート制御部（スルーレート制御手段） １２ リフレッシュカウンタ １３ 位相同期回路 １４ パルスディテクタ（信号遅延部） １５ 補正信号制御部 １６ 補正信号生成部 １７ 特性補正部（特性補正手段） ＰＧ パルスジェネレータ Ｄ ディレイ回路 ＣＭ 比較回路 ＦＤＡ フォワードディレイ回路（内部遅延回路） ＢＤＡ バックワードディレイ回路 Ｂ１〜Ｂ３ バッファ ＤＣ１〜ＤＣ６ ディレイ回路 ＡＤ１〜ＡＤ３ ＡＮＤ回路 ＦＦ１〜ＦＦ９ フリップフロップ Ｒ１〜Ｒ３ ＯＲ回路 ＲＥ１〜ＲＥ３ 抵抗（抵抗素子） ＳＷ１〜ＳＷ３ スイッチング部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるクロック信号と内部
   遅延回路の遅延パルスとの比較を行い、位相検出信号を
   検出する位相同期回路と、 前記位相同期回路の位相検出信号に基づいてデバイスコ
   ンディションをモニタし、そのモニタ結果に基づいてデ
   ータ出力端子におけるクロックアクセスならびにデータ
   ホールドを最適に補正する補正信号を生成する補正制御
   手段と、 前記補正制御手段の補正信号に基づいて、データ出力の
   スルーレートコントロールを行う特性補正手段とよりな
   るスルーレート制御手段を設けたことを特徴とする半導
   体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記補正制御手段が、 前記位相同期回路の位相検出信号を遅延する信号遅延部
   と、 前記信号遅延部から出力された遅延信号に基づいてデバ
   イスコンディションをモニタし、そのモニタ結果をモニ
   タ信号として出力する補正信号制御部と、 前記補正信号制御部のモニタ信号に基づいて、スルーレ
   ートを可変する補正信号を生成する補正信号生成部とよ
   りなり、 前記特性補正手段が、 スルーレートを可変する少なくとも２つの抵抗素子と、 前記補正信号生成部の補正信号に基づいてスイッチング
   を行い、前記抵抗素子の合成抵抗値を可変させるスイッ
   チング部とよりなることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記位相同期回路が、ＳＭＤであること
   を特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体集積回路装置において、前記位相同期回路が、デー
   タ出力バッファの前段に設けられたバッファの動作の基
   準となる内部クロック信号を生成し、前記バッファに内
   部クロック信号を供給することを特徴とする半導体集積
   回路装置。