JPH04172818A

JPH04172818A - 半導体集積回路装置

Info

Publication number: JPH04172818A
Application number: JP2302221A
Authority: JP
Inventors: Hiroshi Nakazato; 浩中里
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-07
Filing date: 1990-11-07
Publication date: 1992-06-19
Anticipated expiration: 2015-05-08
Also published as: JP3038891B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、外部の負荷を駆動するための駆動回路を有す
る半導体集積回路装置に関し、特に、その駆動能力を変
化させることにより、駆動回路の動作時に発生する雑音
を抑制するための回路構成に関する。

〔従来の技術〕

従来のこの種の駆動回路（以下出力バッファと記す）の
−例を第８図に示す。

この出力バッファは、第８図に示すように、縦続接続し
た２つのインバータ１０及び１１と、２人力のＮＡＮＤ
ゲート１２と、２人力のＮＯＲゲート１３と、高位側電
源端子１と出力端子２の間に接続されたＰチャンネルＭ
ＯＳトランジスタＱ　ｔｔと、出力端子２と接地端子３
との間に接続されたＮチャンネルＭＯ８）ランジスタＱ
ｘｉとからなる。

この出力バッファの前段の回路（図示せず）からの内部
信号！はインバータ１０に入力され、インバータエ１の
出力は出力端子２に出力される。

そして、この出力端子２からの出力信号がＮＡＮＤゲー
ト１２及びＮＯＲゲート１３の一方の入力に入力される
。

一方、ＮＡＮＤゲート１２およびＮＯＲゲート１３の他
方の入力には、内部信号Ｉが直接入力されている。

ＮＡＮＤゲート１２の出力はＰチャンネルＭＯＳトラン
ジスタＱＩＩのゲートに入力され、又、ＮＯＲゲート１
３からの出力はＮチャンネルＭＯＳトランジスタロ１□
のゲートに入力される。

尚、出力端子２と接地端子３との間に接続された容量Ｃ
Ｌは負荷としての容量を表す。

この種の出力バッファの例としては、アイ・イー０イー
拳イー１９８８プロシーデイング・オブ・カスタム・イ
ンテグレーテッドサーキッッ・カニ／７７１／７ス（Ｉ
ＥＥＥ　　１９８８　　ｔｈｅＰｒｏｃｅｅｄｉｎｇ　
　ｏｆ　　ＣＵＳＴＯＭｒＮＴＥＧＲＡＴＥＤ　　ＣＩ
ＲＣＵＩＴＳ　　Ｃ０ＮＦＥＲＥＮＣＥ）の「コンドロ
ールド・スルーレート・アウトプット・バッファ（ＣＯ
ＮＴＯＲＯＬＥＤ　　５ＬＥＷ　　ＲＡＴＥ　　０ＵＴ
ＰＵＴＢＵＦＦＥＲ）Ｊに記載されたものがある。

上記のような出力バッファは、以下のようにして動作す
る。

内部信号Ｉのレベルが、第９図第１段目に示すようにロ
ウ→ハイ→ロウと変化すると、出力端子２の電位も、第
９図第２段目に示すようにロウ→ハイ→ロウと変化する
。

この時、ＮＡＮＤゲート１２においては、一方ノ入力（
内部信号■）のレベルが直ちに変化するのに対して、他
方の入力（出力端子２からの信号）はこれより遅れて変
化するので、このＮＡＮＤゲート１２の出力のレベルは
、第９図第３段目に示すように、内部信号■の立ち上り
では変化せず出力端子２のレベルの立ち上り時間に応し
て変化する。

更に、ＰチャンネルＭＯ８）ランジスタＱ　１１も、Ｎ
ＡＮＤゲート１２の変化時間に応じて導通抵抗が変化す
る。

そして、これらのレベルの変化の速さは、負荷容量ＣＬ
の大きさによって決り、負荷容量ＣＬが大きい程ゆるや
かに変化する。

従って、負荷容量ＣＬへの充電電流によって電源配線に
発生する電源雑音は、第９図第６段目に示すように、負
荷容量ＣＬが大きいほど波形のピークが抑えられ、時間
方向に伸びた波形になる。

同様に、ＮＯＲゲート１３の出力のレベルは、第９図第
４段目に示すように、出力端子２のレベルの立ち下り時
間に応じて変化する。

従って、ＮチャンネルＭＯ８）う／ソスタＱ１□の導通
抵抗もＮＯＲゲート１３の立ち下り時間に応じて変る。

そしてこの場合には、負荷容量Ｃｔ、からの放電電流に
よって接地配線に生ずる接地雑音は、第９図第５段目に
示すように、負荷容量ＣＬが大きくてもその波形のピー
クが抑えられることになる。

以上のように、この出力バッファを使うことにより、半
導体集積回路装置の配線に寄生的に存在する抵抗やイン
ダクタンスに電流が流れることにより生ずる雑音を抑制
することが可能となる。

〔発明が解決しようとする課題〕

以上述べた従来の出力バッフＴによれば、出力端子２の
一本ごとに電源雑音および接地雑音を抑えることができ
る。

しかし、この出力バノファの動作原理が、負荷容量ＣＬ
の大小によって雑音を抑えるというものであるため、複
数の出力バッファが同時にしかも同一方向に動作した場
合に生するより大きな電源雑音や接地雑音を抑えること
は不可能である。

この出力バッファが同時に動作する時の雑音の問題は、
半導体集積回路技術の進歩により出力バッファの駆動力
が大きくなりつつある現在、非常に大きな問題となって
いる。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、入力信号に応じて外部
の負荷を駆動する複数の駆動回路と、これらの駆動回路
の動作状態を制御する制御回路とを含み、前記制御回路には各々の駆動回路への入力信号が入力信
号群として入力され、前記制御回路が、前記入力信号群
中の入力信号の動作数に応じて前記駆動回路の外部駆動
能力を変化させることを特徴とする。

〔実施例〕

次に、本発明の最適な実施例について、図面を参照して
説明する。

第１図は、本発明の第１の実施例の出力バッファを示す
ブロック図である。

本実施例では、出力バッファ２０として、３ブロック分
を示しであるが、ブロックの数は幾つであってもよい。

本実施例は、第１図に示すように、内部信号■１．■２
及びＩ３をそれぞれ出力端子４，５及び６に出力させる
出力バッファ２０と、これらの出力バッファを制御する
ための制御信号ＣＴＮを出力する制御回路３０とからな
る。

制御回路３０には、上記の３つの内部信号が入力され、
制御信号ＣＴＮはそれぞれの出力バッファに入力される
。

そして、この制御信号ＣＴＮは、内部信号１１＝Ｉ２及
びＩ３の動作数に応じて出力バッファ２０の駆動能力を
変化させることができる。

第２図は、第１図に示すような構成を、ＣＭＯＳトラン
ジスタにより具体的に構成した時の回路図である。

出力バッファ２０は、ＮチャンネルＭＯＳトランジスタ
Ｑ　２１と、縦続接続した３つのインバータ２１．２２
及び２３と、制御信号ＣＴＮを受けてノードＮ２□ｌ　
Ｎ２□及びＮ　２＋の電位をＮチャンネルＭＯＳトラン
ジスタＱ２１のゲートへ伝える伝達ゲート２４とからな
る。

制御回路３０は、ソースが高位側電源端子１に、ゲート
が接地端子３に接続されて常時導通状態にあるＰチャン
ネルＭＯ８）ランジスタＱ３４と、ドレインがこのＰチ
ャンネルＭＯＳトランジスタＱ３４のドレインに接続さ
れ、ソースが接地端子３に接続された３つのＮチャンネ
ルＭＯＳトランジスタＱ３ｔ＋Ｑｓ□及びＱ３１と、３
つのＡＮＤゲート３２とからなる。

それぞれのＡＮＤゲートは、一方の入力には内部信号１
．、Ｌ又はＩ３が入力され、他方の入力には、この内部
信号がインバータ３１を介して入力され、これらの信号
のレベルが変化する時に、画信号ＡＩ、Ａ２及びＡ３を
出力する。

そして、それぞれのＡＮＤゲートからの出力が、３つの
ＮチャンネルＭＯＳトランジスタＱ３１１Ｑ３□及びＱ
　３３のそれぞれのゲートに入力されている。

制御信号ＣＴＮはＰチャンネルＭＯ８Ｉ−ランジスタＱ
３４と３つのＮチャンネルＭＯＳトランジスタの共通の
ドレインから出力される。

次に、本実施例の動作を、第３図に示す動作波形図を用
いて説明する。

第２図において、内部信号エエｒ　　Ｉ２及びＩ３のレ
ベルが第３図第１段目に示すように、ロウ→ハイに変化
するものとする。

この時、制御回路３０の３つのＡＮＤゲート３２のそれ
ぞれにおいては、一方の入力には内部信号が直接入力さ
れ、そのレベルが直ちにロウ→ハイに変化するのに反し
て、他方の入力には、インバータ３１を介して反転信号
が入力されているので、そのレベルは遅れてハイからロ
ウに変化する。

従って、ＡＮＤゲート３２の出力には、第３図第２段目
に示すような凸状の信号Ａ１．Ａ２及びＡ３が出力され
る。

そして、ＮチャンネルＭＯＳトランジスタＱ３１１Ｑ３
□及びＱａ３は上記の凸状の信号Ａ１゜Ａ２およびＡ３
がハイレベルの時に導通状態となるため、制御信号ＣＴ
Ｎとしては、３つのＮチャンネルＭＯ８）ランジスタの
内の導通しているものの数に応じて、第３図第３段目に
示すように、凹状信号の底部の電位レベルが変化する。

次に、この制御信号ＣＴＮが各出力バッファ２０の伝達
ゲート２４のゲートに入力される。

ところで、伝達ゲート２４の導通抵抗は、制御信号ＣＴ
Ｈの底部の電位が低ければ低いほど高くなる。

従って、このような伝達ゲート２４に第３図第４段目に
示すようなインバータ２２の出力信号Ｂｌ、Ｂ２又はＢ
３が入力されると、制御信号ＣＴＮのレベルに応じて、
第３図第５段目のように変化し、伝達ゲート２４の出力
信号ＣＩ、ｃ２又はＣ３として、ＮチャンネルＭＯ５）
ランジスタＱ　２１のゲートに入力される。

すなわち、ＮチャンネルＭＯ３）ランジスタＱ２１のゲ
ートの電位の変化の速さは、制御信号ＣＴＨによって制
御され、内部信号１１．Ｉ２及びＩ３の内、動作してい
る数が多ければ多いほどゆるやかに変化し、Ｎチャンネ
ルＭＯＳトランジスタＱ２ｘはゆっくり導通状態になる
。

そして、このＮチャンネルＭＯ８）ランジスタＱｌｌの
ゲート電位の変化は出力の負荷容量の放電時間を変化さ
せ、出力端子４，５及び６に出力される出力信号は、第
３図第６段目に示すように、動作している内部信号の数
が多いほどゆっくりロウレベルに変化する。

この結果、これらの出力バッファが動作する時に発生す
る接地雑音は、第３図第７段目に示すように、動作して
いる出力バッファの数にほとんど依存せず、その凸状波
形のピークレベルはほぼ同じになる。

次に、本発明の第２の実施例を説明する。

第４図は、本発明の第２の実施例の出力バッファを示す
ブロック図である。

又、第５図は、第４図に示す構成を、ＣＭＯＳトランジ
スタにより具体化した時の回路図である。

本実施例は、第１の実施例と同様に、内部信号１、、Ｉ
２及びＩ３をそれぞれ出力端子４，５及び６に出力させ
る出力バッファ４０と、これらの出力バッファを制御す
る制御信号ＣＴＰを出力する制御回路５０とからなる。

制御回路５０には、上記の３つの内部信号が入力され、
制御信号ＣＴＰはそれぞれの出力バッファに入力される
。

そして、この制御信号ＣＴＰは、内部信号Ｉｔ、Ｉ２及
びＩ３の動作数に応じて出力バッファ４０の駆動能力を
変化させることができる。

出力バッファ４０は、第５図に示すように、Ｐチャンネ
ルＭＯ５）ランジスタＱ４１と、縦続接続した３つのイ
ンバータ４１，４２及び４３と、制御信号ＣＴＰを受け
てノードＮ　４１１　Ｎ４２及びＮ　４１の電位をＰチ
ャンネルＭＯ８）ランジスタＱ　４１のゲートへ伝える
伝達ゲート４４とからなる。

制御回路５０は、ソースが接地端子３に、ゲートが高位
側電源端子１に接続されて常時導通状態にあるＮチャン
ネルＭＯＳトランジスタＱ６４と、ドレインがこのＮチ
ャンネルＭＯ８）ランジスタＱ　６４のドレインに接続
され、ソースが高位側電源端子１に接続された３つのＰ
チャンネルＭＯＳトランジスタロ５□＋Ｑ５□及びＱ５
３と、３つのＯＲゲート５２とからなる。

それぞれのＯＲゲートは、一方の入力には内部信号ｌ５
＝Ｉ２又はＩ３が直接入力され、他方の入力には、この
内部信号がインバータ５１を介して入力され、これらの
信号のレベルが変化する時に、凹状信号Ｄ１．ＤＱ及び
Ｄ３を出力する。

そして、それぞれのＯＲゲートからの出力が、３つのＰ
チャンネルＭＯ８）ランジスタＱｌｓｔ＋Ｑ５２及びＱ
５３のそれぞれのゲートに入力されている。

制御信号ＣＴＰはＮチャンネルＭＯＳトランジスタＱ　
５４と３つのＰチャンネルＭＯＳトランジスタの共通の
ドレインから出力される。

次に、本実施例の動作を、第６図に示す動作波形図を用
いて説明する。

第５図において、内部信号ｒ、、ｒ２及びＩ３のレベル
が第６図第１段目に示すように、ハイ→ロウに変化する
ものとする。

この時、制御回路５０の３つのＯＲゲート５２のそれぞ
れにおいては、一方の入力には内部信号が直接入力され
、そのレベルが直ちにハイ→ロウに変化するのに反して
、他方の入力には、インバータ５１を介して反転信号が
入力されているので、そのレベルは遅れてロウからハイ
に変化する。

従って、ＯＲゲート５２の出力には、凹状の信号Ｄ−，
Ｄ２及びＤ３が出力される。

そして、ＰチャンネルＭＯＳトランジスタＱｌ、１．Ｑ
ＩＳ２及びＱ５３は上記の凹状の信号ＤＩ。

Ｄ２およびＤ３がロウレベルの時に導通状態となるため
、制御信号ＣＴＰとしては、３つのＰチャンネルＭＯＳ
トランジスタの内の導通しているものの数に応じて、第
６図第３段目に示すように、凸状信号のピークレベルが
変化する。

次に、この制御信号ＣＴＰが各出力バッフＴ４０の伝達
ゲート４４のゲートに入力される。

ところで、伝達ゲート４４の導通抵抗は、制御信号ＣＴ
Ｐのピークレベルが高ければ高いほど高くなる。

従って、このような伝達ゲート４４に第６図第４段目に
示すようなインバータ４２の出力信号ＥＩ、Ｅ２又はＥ
３が入力されると、制御信号ＣＴＰのレベルに応じて、
第６図第５段目のように変化し、伝達ゲート４４の出力
信号Ｆ１．Ｆ２又はＦ３として、ＰチャンネルＭＯＳト
ランジスタロ４□のゲートに入力される。

すなわち、ＰチャンネルＭＯ８）ランジスタＱ４□のゲ
ートの電位の変化の速さは、制御信号ＣＴＰによって制
御され、内部信号Ｉ、、Ｉ。及び工。の内、動作してい
る数が多ければ多いほどゆるやかに変化し、Ｐチャンネ
ルＭＯ８）ランジスタＱ４□はゆっくり導通状態になる
。

そして、このＰチャンネルＭＯＳトランジスタＱ　４１
のゲート電位の変化は出力の負荷容量の充電時間を変化
させ、出力端子４，５及び６に出力される出力信号は、
第３図第６段目に示すように、動作している内部信号の
数が多いほどゆっくりハイレベルに変化する。

この結果、これらの出力バッファが動作する時に発生す
る電源雑音は、第６図第７段目に示すように、動作して
いる出力バッファの数にほとんど依存せず、その凹状波
形の底部のレベルはほぼ同じになる。

次に、本発明の第３実施例について述べる。

第７図は、本発明の第３の実施例のブロック図である。

本実施例は、第１の実施例と第２の実施例を組み合せた
回路であって、この回路を用いると、電源側の雑音も接
地側の雑音も、内部信号１１＋Ｉ２及び■３の動作数に
関係なくほぼ一定に保つことができる。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路装置は、
出力バッファと、この出力バッファの外部駆動能力を、
出力バッファへの入力信号群の動作数に応じて変化させ
る制御回路を備えている。

従って、本発明によれば、半導体集積回路装置内の多数
の出力バッフ１が同時に同一方向に動作する時に発生す
る電源配線上の雑音および接地配線上の雑音を、出力バ
ッファの動作数に係わらず一定レベル以下に抑えること
が可能となる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のブロック図、第２図
は、第１の実施例の回路図、第３図は第１の実施例の動
作波形図、第４図は、本発明の第２の実施例のブロック
図、第５図は、第２の実施例の回路図、第６図は、第２
の実施例の動作波形図、第７図は、本発明の第３の実施
例のブロック図、第８図は従来の出力バッファの回路図
、第９図は、従来の出力バッファの動作波形図である。１・・・高位側電源端子、２・・・出力端子、３・・・
接地端子、１０，１１，２１，２２，２３．３０゜４１
．４２．４３．５１・・・インバータ、１２・・・ＮＡ
ＮＤゲート、１３・・・ＮＯＲゲート、２０゜４０・・
・出力バッファ、２４・・・伝達ゲート、３０゜５０・
・・制御回路、３２・・・ＡＮＤゲート、５２・・・Ｏ
Ｒゲート。

Claims

【特許請求の範囲】入力信号に応じて外部の負荷を駆動する複数の駆動回路
と、これらの駆動回路の動作状態を制御する制御回路と
を含み、前記制御回路には各々の駆動回路への入力信号が入力信
号群として入力され、前記制御回路が、前記入力信号群
中の入力信号の動作数に応じて前記駆動回路の外部駆動
能力を変化させることを特徴とする半導体集積回路装置
。