JPH0770987B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0770987B2 JPH0770987B2 JP2022391A JP2239190A JPH0770987B2 JP H0770987 B2 JPH0770987 B2 JP H0770987B2 JP 2022391 A JP2022391 A JP 2022391A JP 2239190 A JP2239190 A JP 2239190A JP H0770987 B2 JPH0770987 B2 JP H0770987B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、メモリ等の半導体集積回路に内蔵され、内部
信号を外部に出力するための出力バッファ回路に関す
る。
信号を外部に出力するための出力バッファ回路に関す
る。
（ロ）従来の技術 従来、メモリから読出されるデータは外部出力端子から
データバス等に送出される。このようなデータバスへの
データ出力回路には、通常インバータ構成の出力バッフ
ァ回路が採用される。
データバス等に送出される。このようなデータバスへの
データ出力回路には、通常インバータ構成の出力バッフ
ァ回路が採用される。
第３図は従来の出力バッファ回路の回路図である。Ｐチ
ャンネル型MOSFET（TP）とＮチャンネル型MOSFET（TN）
とが電源と接地との間に直列接続され、その接続点が出
力端子（１）に接続されている。両MOSFET（TP）（TN）
のゲートには、直列接続された３段のインバータ（２）
（３）が夫々接続され、これらインバータ（２）（３）
にメモリセル（図示せず）から読出されたデータDataが
入力される。
ャンネル型MOSFET（TP）とＮチャンネル型MOSFET（TN）
とが電源と接地との間に直列接続され、その接続点が出
力端子（１）に接続されている。両MOSFET（TP）（TN）
のゲートには、直列接続された３段のインバータ（２）
（３）が夫々接続され、これらインバータ（２）（３）
にメモリセル（図示せず）から読出されたデータDataが
入力される。
このような出力バッファ回路に於いては、データDataが
「０」（低レベル）のときには、両MOSFET（TP）（TN）
のゲート電圧が高レベルとなり、MOSFET（TP）がオフ、
MOSFET（TN）がオンして出力端子（１）が接地レベルと
なる。逆にデータDataが「１」（高レベル）のときには
MOSFET（TP）がオン、MOSFET（TN）がオフして出力端子
（１）が電源レベルとなる。
「０」（低レベル）のときには、両MOSFET（TP）（TN）
のゲート電圧が高レベルとなり、MOSFET（TP）がオフ、
MOSFET（TN）がオンして出力端子（１）が接地レベルと
なる。逆にデータDataが「１」（高レベル）のときには
MOSFET（TP）がオン、MOSFET（TN）がオフして出力端子
（１）が電源レベルとなる。
ところで、出力側に設けられている一対のMOSFET（TP）
（TN）は、容量の大きな外部負荷に対応して駆動能力が
大きくなるようにトランジスタサイズが大きく設定され
る。通常のメモリでは、並列して設けられた複数の出力
バッファ回路が同時に動作する場合が多く、電源からMO
SFET（TP）を介して外部負荷に流れる電流IP及び外部負
荷からMOSFET（TN）を介して接地側に流れる電流INが問
題となる。即ち、複数の出力バッファ回路が同時に動作
して電流IP或いはINがいっせいに流れると、全体的に流
れる電流に依って電源電位の降下や接地電位の上昇が起
きる。なかでも電流INに依る接地電位の上昇が問題であ
り、内部回路、例えばメモリセルの誤動作の原因とな
る。
（TN）は、容量の大きな外部負荷に対応して駆動能力が
大きくなるようにトランジスタサイズが大きく設定され
る。通常のメモリでは、並列して設けられた複数の出力
バッファ回路が同時に動作する場合が多く、電源からMO
SFET（TP）を介して外部負荷に流れる電流IP及び外部負
荷からMOSFET（TN）を介して接地側に流れる電流INが問
題となる。即ち、複数の出力バッファ回路が同時に動作
して電流IP或いはINがいっせいに流れると、全体的に流
れる電流に依って電源電位の降下や接地電位の上昇が起
きる。なかでも電流INに依る接地電位の上昇が問題であ
り、内部回路、例えばメモリセルの誤動作の原因とな
る。
第４図は、出力データが変化するときにMOSFET（TN）に
流れる電流INの経時変化を示している。MOSFET（TP）
（TN）が反転するとMOSFET（TN）には実線で示すように
最大値Imaxの電流INが流れる。この電流INは、外部負荷
を接地レベルまで放電するのに流れるものであり、MOSF
ET（TN）のオン抵抗値に依って最大値Imaxが決まる。MO
SFET（TN）のオン抵抗は、そのゲート電圧、即ちインバ
ータ（２）を駆動する電源電位VDDに起因する。電源電
位VDDに対する電流INの最大値Imaxの変化を第５図に示
す。最大値Imaxは電源電位VDDに従って大きくなってい
る。
流れる電流INの経時変化を示している。MOSFET（TP）
（TN）が反転するとMOSFET（TN）には実線で示すように
最大値Imaxの電流INが流れる。この電流INは、外部負荷
を接地レベルまで放電するのに流れるものであり、MOSF
ET（TN）のオン抵抗値に依って最大値Imaxが決まる。MO
SFET（TN）のオン抵抗は、そのゲート電圧、即ちインバ
ータ（２）を駆動する電源電位VDDに起因する。電源電
位VDDに対する電流INの最大値Imaxの変化を第５図に示
す。最大値Imaxは電源電位VDDに従って大きくなってい
る。
そこで、MOSFET（TN）に流れる電流INの最大値Imaxを低
減させる方法として、MOSFET（TP）（TN）の駆動能力を
小さくすることがあげられる。MOSFET（TP）（TN）の駆
動能力を小さくすれば、動作速度が遅くなることから電
流INの変化が第４図に破線で示すように鈍くなり、最大
値Ｉ′maxは小さくなる。従って、電源電位VDDに対する
電流の変化が第５図に破線で示すように緩やかになる。
減させる方法として、MOSFET（TP）（TN）の駆動能力を
小さくすることがあげられる。MOSFET（TP）（TN）の駆
動能力を小さくすれば、動作速度が遅くなることから電
流INの変化が第４図に破線で示すように鈍くなり、最大
値Ｉ′maxは小さくなる。従って、電源電位VDDに対する
電流の変化が第５図に破線で示すように緩やかになる。
（ハ）発明が解決しようとする課題 しかしながら、MOSFET（TP）（TN）の駆動能力を低下さ
せた場合、電流の最大値Imaxのみが抑圧される訳ではな
く、全体的に電流が抑圧されて動作速度が遅くなる。従
って、出力波形が鈍ると共に出力バッファ回路を備えた
メモリ等の応答が遅れるといった問題が生ずる。
せた場合、電流の最大値Imaxのみが抑圧される訳ではな
く、全体的に電流が抑圧されて動作速度が遅くなる。従
って、出力波形が鈍ると共に出力バッファ回路を備えた
メモリ等の応答が遅れるといった問題が生ずる。
また、電源電位VDDに対する電流INの最大値Ｉ′maxの変
化は、従来の最大値Imaxの変化に比して鈍くなるもの
の、電源電位VDDが上昇するに従って増加するため、電
源電位VDDがさらに高くなれば結果的に最大値Ｉ′maxは
大きくなってしまう。
化は、従来の最大値Imaxの変化に比して鈍くなるもの
の、電源電位VDDが上昇するに従って増加するため、電
源電位VDDがさらに高くなれば結果的に最大値Ｉ′maxは
大きくなってしまう。
そこで本発明は、動作速度の低下を伴うことなく、出力
側に流れる電流の最大値を有効に低減させることを目的
とする。
側に流れる電流の最大値を有効に低減させることを目的
とする。
（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
第１の特徴とするところは、電源と接地との間に一対の
MOSトランジスタが直列に接続され、各MOSトランジスタ
のゲートが直列接続された複数段のインバータの出力に
依り駆動されて上記一対のMOSトランジスタの接続点か
ら出力信号を得る出力バッファ回路に於いて、接地側の
上記MOSトランジスタのゲートを駆動するインバータ列
の最終段より偶数段のインバータの入力側と接地との間
にＮチャンネル型の第１及び第２のMOSトランジスタが
直列に接続され、第１のMOSトランジスタのゲートに上
記出力信号が与えられると共に第２のMOSトランジスタ
のゲートに電源電位が与えられる第１の電位制御手段、
接地側の上記MOSトランジスタのゲートと接地との間に
Ｐチャンネル型の第３のMOSトランジスタとＮチャンネ
ル型の第４のMOSトランジスタとが直列に接続され、第
３のMOSトランジスタのゲートに接地電位が与えられる
と共に第４のMOSトランジスタのゲートに上記第１及び
第２のMOSトランジスタの間の電位が与えられる第２の
電位制御手段、上記第１の電位制御手段と上記インバー
タとの間に直列に接続されゲートがそのドレインに接続
された適数個のＰチャンネル型のMOSトランジスタ、を
備えたことにある。
第１の特徴とするところは、電源と接地との間に一対の
MOSトランジスタが直列に接続され、各MOSトランジスタ
のゲートが直列接続された複数段のインバータの出力に
依り駆動されて上記一対のMOSトランジスタの接続点か
ら出力信号を得る出力バッファ回路に於いて、接地側の
上記MOSトランジスタのゲートを駆動するインバータ列
の最終段より偶数段のインバータの入力側と接地との間
にＮチャンネル型の第１及び第２のMOSトランジスタが
直列に接続され、第１のMOSトランジスタのゲートに上
記出力信号が与えられると共に第２のMOSトランジスタ
のゲートに電源電位が与えられる第１の電位制御手段、
接地側の上記MOSトランジスタのゲートと接地との間に
Ｐチャンネル型の第３のMOSトランジスタとＮチャンネ
ル型の第４のMOSトランジスタとが直列に接続され、第
３のMOSトランジスタのゲートに接地電位が与えられる
と共に第４のMOSトランジスタのゲートに上記第１及び
第２のMOSトランジスタの間の電位が与えられる第２の
電位制御手段、上記第１の電位制御手段と上記インバー
タとの間に直列に接続されゲートがそのドレインに接続
された適数個のＰチャンネル型のMOSトランジスタ、を
備えたことにある。
そして、第２の特徴とするところは、電源側の上記MOS
トランジスタのゲートを駆動するインバータ列の最終段
より偶数段のインバータの入力側と電源との間にＰチャ
ンネル型の第１及び第２のMOSトランジスタが直列に接
続され、第１のMOSトランジスタのゲートに上記出力信
号が与えられると共に第２のMOSトランジスタのゲート
に接地電位が与えられる第１の電位制御手段、電源側の
上記MOSトランジスタのゲートと電源との間にＮチャン
ネル型の第３のMOSトランジスタとＰチャンネル型の第
４のMOSトランジスタとが直列に接続され、第３のMOSト
ランジスタのゲートに電源電位が与えられると共に第４
のMOSトランジスタのゲートに上記第１及び第２のMOSト
ランジスタの間の電位が与えられる第２の電位制御手
段、上記第１の電位制御手段と上記インバータとの間に
直列に接続されゲートがそのドレインに接続された適数
個のＮチャンネル型のMOSトランジスタ、を備えたこと
にある。
トランジスタのゲートを駆動するインバータ列の最終段
より偶数段のインバータの入力側と電源との間にＰチャ
ンネル型の第１及び第２のMOSトランジスタが直列に接
続され、第１のMOSトランジスタのゲートに上記出力信
号が与えられると共に第２のMOSトランジスタのゲート
に接地電位が与えられる第１の電位制御手段、電源側の
上記MOSトランジスタのゲートと電源との間にＮチャン
ネル型の第３のMOSトランジスタとＰチャンネル型の第
４のMOSトランジスタとが直列に接続され、第３のMOSト
ランジスタのゲートに電源電位が与えられると共に第４
のMOSトランジスタのゲートに上記第１及び第２のMOSト
ランジスタの間の電位が与えられる第２の電位制御手
段、上記第１の電位制御手段と上記インバータとの間に
直列に接続されゲートがそのドレインに接続された適数
個のＮチャンネル型のMOSトランジスタ、を備えたこと
にある。
（ホ）作 用 本発明の第１の特徴に依れば、電源電位が一定の電位ま
で上昇すると第１の電位制御手段とインバータとの間の
Ｐチャンネル型のMOSトランジスタのオン抵抗値が下が
り、第４のMOSトランジスタのゲートに与える電位が高
くなって第４のMOSトランジスタのオン抵抗値が下が
り、出力側のＮチャンネル型のMOSトランジスタのゲー
トの電位が引き下げられる。従って出力側のＮチャンネ
ル型のMOSトランジスタのオン抵抗値が上がり、出力側
から接地側に流れる電流が抑圧される。
で上昇すると第１の電位制御手段とインバータとの間の
Ｐチャンネル型のMOSトランジスタのオン抵抗値が下が
り、第４のMOSトランジスタのゲートに与える電位が高
くなって第４のMOSトランジスタのオン抵抗値が下が
り、出力側のＮチャンネル型のMOSトランジスタのゲー
トの電位が引き下げられる。従って出力側のＮチャンネ
ル型のMOSトランジスタのオン抵抗値が上がり、出力側
から接地側に流れる電流が抑圧される。
そして、第２の特徴に依れば、電源電位が一定の電位ま
で下がると第１の電位制御手段とインバータとの間のＮ
チャンネル型のMOSトランジスタのオン抵抗値が下が
り、第４のMOSトランジスタのゲートに与える電位が低
くなって第４のMOSトランジスタのオン抵抗値が下が
り、出力側のＰチャンネル型のMOSトランジスタのゲー
トの電位が引き上げられる。従って出力側のＰチャンネ
ル型のMOSトランジスタのオン抵抗値が上がり、電源側
から出力側に流れる電流が抑圧される。
で下がると第１の電位制御手段とインバータとの間のＮ
チャンネル型のMOSトランジスタのオン抵抗値が下が
り、第４のMOSトランジスタのゲートに与える電位が低
くなって第４のMOSトランジスタのオン抵抗値が下が
り、出力側のＰチャンネル型のMOSトランジスタのゲー
トの電位が引き上げられる。従って出力側のＰチャンネ
ル型のMOSトランジスタのオン抵抗値が上がり、電源側
から出力側に流れる電流が抑圧される。
（ヘ）実施例 本発明の実施例を図面に従って説明する。
第１図は本発明出力バッファ回路の回路図である。この
図に於いて、一対のMOSFET（TP）（TN）及びこれらのゲ
ートを駆動するインバータ（２）（３）は第４図と同一
であり、同一部分には、同一符号を付してある。
図に於いて、一対のMOSFET（TP）（TN）及びこれらのゲ
ートを駆動するインバータ（２）（３）は第４図と同一
であり、同一部分には、同一符号を付してある。
接地側のMOSFET（TN）のゲートを駆動するインバータ
（３）の出力側から２段目と３段目との間のＡ点には、
Ｐチャンネル型MOSFET（TP1）と２つのＮチャンネル型M
OSFET（TN1）（TN2）とが接地との間に直列に接続されM
OSFET（TP1）のゲートがそのドレインに接続されてい
る。MOSFET（TN1）のゲートは、保護抵抗（４）を介し
て出力端子（１）に接続され、MOSFET（TN2）のゲート
には電源電位が与えられて第１の電位制御回路（11）を
構成している。また、インバータ（３）の出力側のＢ
点、即ちMOSFET（TN）のゲートにはＰチャンネル型MOSF
ET（TP2）とＮチャンネル型MOSFET（TN3）とが接地との
間に直列に接続されている。MOSFET（TP2）のゲートに
は接地電位が与えられ、MOSFET（TN3）のゲートには、
第１の電位制御回路（11）のMOSFET（TN1）及び（TN2）
の間のＣ点の電位が与えられて、第２の電位制御回路
（12）が構成されている。従って、Ａ点の電位の変動に
追従してMOSFET（TN3）のゲート（Ｃ点）の電位が変化
せしめられ、Ｂ点の電位が制御される。
（３）の出力側から２段目と３段目との間のＡ点には、
Ｐチャンネル型MOSFET（TP1）と２つのＮチャンネル型M
OSFET（TN1）（TN2）とが接地との間に直列に接続されM
OSFET（TP1）のゲートがそのドレインに接続されてい
る。MOSFET（TN1）のゲートは、保護抵抗（４）を介し
て出力端子（１）に接続され、MOSFET（TN2）のゲート
には電源電位が与えられて第１の電位制御回路（11）を
構成している。また、インバータ（３）の出力側のＢ
点、即ちMOSFET（TN）のゲートにはＰチャンネル型MOSF
ET（TP2）とＮチャンネル型MOSFET（TN3）とが接地との
間に直列に接続されている。MOSFET（TP2）のゲートに
は接地電位が与えられ、MOSFET（TN3）のゲートには、
第１の電位制御回路（11）のMOSFET（TN1）及び（TN2）
の間のＣ点の電位が与えられて、第２の電位制御回路
（12）が構成されている。従って、Ａ点の電位の変動に
追従してMOSFET（TN3）のゲート（Ｃ点）の電位が変化
せしめられ、Ｂ点の電位が制御される。
一方、電源側のMOSFET（TP）のゲートを駆動するインバ
ータ（２）の出力側から２段目と３段目との間のＤ点に
は、Ｎチャンネル型MOSFET（TN4）と２つのＰチャンネ
ル型MOSFET（TP3）（TP4）とが電源との間に直列に接続
され、MOSFET（TN4）のゲートがそのドレインに接続さ
れている。MOSFET（TP3）のゲートは、保護抵抗（４）
を介して出力端子に接続され、MOSFET（TP4）のゲート
には接地電位が与えられて第３の電位制御回路（13）を
構成している。そして、インバータ（２）の出力側のＥ
点、即ちMOSFET（TP）のゲートにはＮチャンネル型MOSF
ET（TN5）とＰチャンネル型MOSFET（TP5）とが電源との
間に直列に接続されている。MOSFET（TN5）のゲートに
は電源電位が与えられ、MOSFET（TP5）のゲートには、
第３の電位制御回路（13）のMOSFET（TP3）及び（TP4）
の間のＦ点の電位が与えられて第４の電位制御回路（1
4）が構成されている。従って、第１及び第２の電源制
御回路（11）（12）と同様に、Ｄ点の電位の変動に追従
してMOSFET（TP5）のゲート（Ｆ点）の電位が変化せし
められ、Ｅ点の電位が制御される。
ータ（２）の出力側から２段目と３段目との間のＤ点に
は、Ｎチャンネル型MOSFET（TN4）と２つのＰチャンネ
ル型MOSFET（TP3）（TP4）とが電源との間に直列に接続
され、MOSFET（TN4）のゲートがそのドレインに接続さ
れている。MOSFET（TP3）のゲートは、保護抵抗（４）
を介して出力端子に接続され、MOSFET（TP4）のゲート
には接地電位が与えられて第３の電位制御回路（13）を
構成している。そして、インバータ（２）の出力側のＥ
点、即ちMOSFET（TP）のゲートにはＮチャンネル型MOSF
ET（TN5）とＰチャンネル型MOSFET（TP5）とが電源との
間に直列に接続されている。MOSFET（TN5）のゲートに
は電源電位が与えられ、MOSFET（TP5）のゲートには、
第３の電位制御回路（13）のMOSFET（TP3）及び（TP4）
の間のＦ点の電位が与えられて第４の電位制御回路（1
4）が構成されている。従って、第１及び第２の電源制
御回路（11）（12）と同様に、Ｄ点の電位の変動に追従
してMOSFET（TP5）のゲート（Ｆ点）の電位が変化せし
められ、Ｅ点の電位が制御される。
次に、回路の動作について説明する。
インバータ（２）（３）に入力されるデータDataが
「１」から「０」に反転するとき、MOSFET（TP）がオン
からオフ、MOSFET（TN）がオフからオンに反転する。MO
SFET（TN）がオンするときには、外部負荷から接地側に
電流INが流れる。このとき、Ｃ点の電位VCがMOSFET（T
N3）の閾値VN3より高くなるとMOSFET（TN3）がオンし、
Ｂ点の電位VBが引き下げられる。この電位VBは、出力側
のインバータ（３）を構成するＰチャンネル型MOSFETと
MOSFET（TP2）（TN3）とに依り電源電圧が分圧された値
となり、夫々の動作のバランスに応じて変動する。従っ
て、MOSFET（TN）のゲート電位が引き下げられ、MOSFET
（TN）のオン抵抗が高くなり、電流INが抑圧される。
「１」から「０」に反転するとき、MOSFET（TP）がオン
からオフ、MOSFET（TN）がオフからオンに反転する。MO
SFET（TN）がオンするときには、外部負荷から接地側に
電流INが流れる。このとき、Ｃ点の電位VCがMOSFET（T
N3）の閾値VN3より高くなるとMOSFET（TN3）がオンし、
Ｂ点の電位VBが引き下げられる。この電位VBは、出力側
のインバータ（３）を構成するＰチャンネル型MOSFETと
MOSFET（TP2）（TN3）とに依り電源電圧が分圧された値
となり、夫々の動作のバランスに応じて変動する。従っ
て、MOSFET（TN）のゲート電位が引き下げられ、MOSFET
（TN）のオン抵抗が高くなり、電流INが抑圧される。
ここでMOSFET（TP2）は、MOSFET（TN3）がオンしたとき
の電位VBを補償するためのもので、MOSFET（TN3）より
相互コンダクタンスβが小さく設定され、オン状態が維
持される。ここで相互コンダクタンスβは、W/L（W:MOS
FETのチャンネル幅、L:MOSFETのチャンネル長）に比例
するMOSFET固有の定数で、オン抵抗値に関係する。
の電位VBを補償するためのもので、MOSFET（TN3）より
相互コンダクタンスβが小さく設定され、オン状態が維
持される。ここで相互コンダクタンスβは、W/L（W:MOS
FETのチャンネル幅、L:MOSFETのチャンネル長）に比例
するMOSFET固有の定数で、オン抵抗値に関係する。
電位VCは、MOSFET（TP1）（TN1）（TN2）及び入力側の
インバータ（３）を構成するＰチャンネル型MOSFETのバ
ランスに依って決まり、電源電位の変動に追従する。そ
こで、各MOSFET（TP1）（TN1）（TN2）の相互コンダク
タンスβの比を所定の値に設定することで、電源電位が
一定の電位V1以上になったときにMOSFET（TN3）がオン
するように構成できる。ここでは、MOSFET（TN1）とイ
ンバータ（３）との間にMOSFET（TP1）が単独で設けら
れているが、必要に応じて複数のＰチャンネル型MOSFET
を直列に接続しても良い。また、このMOSFET（TP1）が
第１の電位制御回路（11）を構成するMOSFET（TN1）（T
N2）と異なるＰチャンネル型であるため、製造のばらつ
き等に依ってMOSFET（TN1）（TN2）の相互コンダクタン
スβが大きくなり、MOSFET（TN2）のオン抵抗が高くな
ってもMOSFET（TP1）のオン抵抗が下がって電位VCを引
き上げる。このため、製造のばらつき等に依り各MOSFET
（TP1）（TN1）（TN2）が所望の素子特性を得られなか
った場合でも、電位制御回路（11）を確実に動作させる
ことができる。
インバータ（３）を構成するＰチャンネル型MOSFETのバ
ランスに依って決まり、電源電位の変動に追従する。そ
こで、各MOSFET（TP1）（TN1）（TN2）の相互コンダク
タンスβの比を所定の値に設定することで、電源電位が
一定の電位V1以上になったときにMOSFET（TN3）がオン
するように構成できる。ここでは、MOSFET（TN1）とイ
ンバータ（３）との間にMOSFET（TP1）が単独で設けら
れているが、必要に応じて複数のＰチャンネル型MOSFET
を直列に接続しても良い。また、このMOSFET（TP1）が
第１の電位制御回路（11）を構成するMOSFET（TN1）（T
N2）と異なるＰチャンネル型であるため、製造のばらつ
き等に依ってMOSFET（TN1）（TN2）の相互コンダクタン
スβが大きくなり、MOSFET（TN2）のオン抵抗が高くな
ってもMOSFET（TP1）のオン抵抗が下がって電位VCを引
き上げる。このため、製造のばらつき等に依り各MOSFET
（TP1）（TN1）（TN2）が所望の素子特性を得られなか
った場合でも、電位制御回路（11）を確実に動作させる
ことができる。
従って、MOSFET（TN）を介して接地側に流れる電流I
Nは、第２図に示すように電源電位が電位V1以下では電
源電位の上昇に伴って増大するが、電位V1を超えると電
流INの増大が鈍くなる。
Nは、第２図に示すように電源電位が電位V1以下では電
源電位の上昇に伴って増大するが、電位V1を超えると電
流INの増大が鈍くなる。
このような第１及び第２の電位制御回路（11）（12）
は、MOSFET（TN1）の作用に依って出力端子（１）の電
位がMOSFET（TN1）の閾値電圧VN1以上になったときのみ
に動作が限定される。即ち、MOSFET（TN）のゲート電位
の引き下げが必要になるのは、外部負荷側の電位が高い
場合であり、外部負荷側の電位が低下したときにもMOSF
ET（TN）のゲート電位を引き下げると動作速度を低下さ
せることになるため、外部負荷側の電位が低下したとき
には、第１及び第２の電位制御回路（11）（12）の動作
が停止される。
は、MOSFET（TN1）の作用に依って出力端子（１）の電
位がMOSFET（TN1）の閾値電圧VN1以上になったときのみ
に動作が限定される。即ち、MOSFET（TN）のゲート電位
の引き下げが必要になるのは、外部負荷側の電位が高い
場合であり、外部負荷側の電位が低下したときにもMOSF
ET（TN）のゲート電位を引き下げると動作速度を低下さ
せることになるため、外部負荷側の電位が低下したとき
には、第１及び第２の電位制御回路（11）（12）の動作
が停止される。
逆に入力データDataが「０」から「１」に反転すると
き、MOSFET（TP）はオフからオン、MOSFET（TN）はオン
からオフに反転し、電源側から外部負荷に電流IPが流れ
る。そこで、電源電位とＦ点の電位VFとの差がMOSFET
（TP5）の閾値VP5より大きい場合、MOSFET（TP5）がオ
ンしてＥ点の電位VEが引き上げられる。この電位VEは、
出力側のインバータ（２）のＮチャンネル型MOSFETとMO
SFET（TN5）（TP5）とのバランスに応じて変動する。こ
のため、MOSFET（TP）のゲート電位が引き上げられてMO
SFET（TP）のオン抵抗が高くなり、電流IPが抑圧され
る。
き、MOSFET（TP）はオフからオン、MOSFET（TN）はオン
からオフに反転し、電源側から外部負荷に電流IPが流れ
る。そこで、電源電位とＦ点の電位VFとの差がMOSFET
（TP5）の閾値VP5より大きい場合、MOSFET（TP5）がオ
ンしてＥ点の電位VEが引き上げられる。この電位VEは、
出力側のインバータ（２）のＮチャンネル型MOSFETとMO
SFET（TN5）（TP5）とのバランスに応じて変動する。こ
のため、MOSFET（TP）のゲート電位が引き上げられてMO
SFET（TP）のオン抵抗が高くなり、電流IPが抑圧され
る。
ここで、MOSFET（TN5）は、MOSFET（TP2）と同様に、MO
SFET（TP5）がオンしたときのＥ点の電位VBを補償する
もので、相互コンダクタンスβがMOSFET（TP5）より小
さく設定されている。
SFET（TP5）がオンしたときのＥ点の電位VBを補償する
もので、相互コンダクタンスβがMOSFET（TP5）より小
さく設定されている。
電位VFは、MOSFET（TN4）（TP3）（TP4）及び入力側の
インバータ（２）を構成するＮチャンネル型MOSFETのバ
ランスで決まるもので、接地電位が変動すると、それに
追従して変動する。即ち、MOSFET（TN4）（TP3）
（TP4）の相互コンダクタンスの比の設定で、電位VDが
所定の値となったときに電源電位と電位VFとの差が閾値
VP5となるようにして第３及び第４の電位制御回路（1
3）（14）の動作点を決定する。ここでは、MOSFET
（TP3）とインバータ（２）との間にMOSFET（TN4）を単
独で設けているが、複数のＮチャンネル型MOSFETを直列
に設けて第３及び第４の電位制御回路（13）（14）の動
作点を決定することもできる。
インバータ（２）を構成するＮチャンネル型MOSFETのバ
ランスで決まるもので、接地電位が変動すると、それに
追従して変動する。即ち、MOSFET（TN4）（TP3）
（TP4）の相互コンダクタンスの比の設定で、電位VDが
所定の値となったときに電源電位と電位VFとの差が閾値
VP5となるようにして第３及び第４の電位制御回路（1
3）（14）の動作点を決定する。ここでは、MOSFET
（TP3）とインバータ（２）との間にMOSFET（TN4）を単
独で設けているが、複数のＮチャンネル型MOSFETを直列
に設けて第３及び第４の電位制御回路（13）（14）の動
作点を決定することもできる。
従って、第３及び第４の電位制御回路（13）（14）は、
第１及び第２の電位制御回路（11）（12）と同様に、MO
SFET（TN4）（TP3）（TP4）で決まる動作点を境にして
動作点までは電流IPが抑圧されず、動作点を超えると電
流IPが抑圧される。
第１及び第２の電位制御回路（11）（12）と同様に、MO
SFET（TN4）（TP3）（TP4）で決まる動作点を境にして
動作点までは電流IPが抑圧されず、動作点を超えると電
流IPが抑圧される。
また、第３及び第４の電位制御回路（13）（14）は、動
作速度の低下を防止するために、外部負荷側と電源側と
の電位差が小さくなったときに電流IPの抑圧動作を停止
する。
作速度の低下を防止するために、外部負荷側と電源側と
の電位差が小さくなったときに電流IPの抑圧動作を停止
する。
尚、本実施例に於いては、接地側のMOSFET（TN）のゲー
トを駆動するインバータ（３）側と電源側のMOSFET
（TP）のゲートを駆動するインバータ（２）側とに夫々
電位制御回路を設ける場合を例示したが、インバータ
（２）（３）の何れか一方の側のみに電位制御回路を設
けることも可能である。
トを駆動するインバータ（３）側と電源側のMOSFET
（TP）のゲートを駆動するインバータ（２）側とに夫々
電位制御回路を設ける場合を例示したが、インバータ
（２）（３）の何れか一方の側のみに電位制御回路を設
けることも可能である。
（ト）発明の効果 本発明に依れば、外部負荷に流れる電流に依る接地電位
の上昇や電源電位の降下を防止することができ、内部回
路の誤動作を防止できると共に、電源電位の変動に対し
ても正常な動作が保証されるため、信頼性の向上が図れ
る。
の上昇や電源電位の降下を防止することができ、内部回
路の誤動作を防止できると共に、電源電位の変動に対し
ても正常な動作が保証されるため、信頼性の向上が図れ
る。
また、製造時の各素子特性のばらつきに対しても、電位
制御回路を確実に動作させることができるために、各素
子特性の設定の自由度が増し、製造歩留りの向上が望め
る。
制御回路を確実に動作させることができるために、各素
子特性の設定の自由度が増し、製造歩留りの向上が望め
る。
第１図は本発明の出力バッファ回路の回路図、第２図は
第１図の特性図、第３図は従来の出力バッファ回路の回
路図、第４図及び第５図は第３図の特性図である。 （１）……出力端子、（２）（３）……インバータ、
（４）……保護抵抗、（11）〜（14）……電位制御回
路、（TP）（TP1）〜（TP5）……Ｐチャンネル型MOSFE
T、（TN）（TN1）〜（TN5）……Ｎチャンネル型MOSFE
T。
第１図の特性図、第３図は従来の出力バッファ回路の回
路図、第４図及び第５図は第３図の特性図である。 （１）……出力端子、（２）（３）……インバータ、
（４）……保護抵抗、（11）〜（14）……電位制御回
路、（TP）（TP1）〜（TP5）……Ｐチャンネル型MOSFE
T、（TN）（TN1）〜（TN5）……Ｎチャンネル型MOSFE
T。
Claims (2)
- 【請求項１】電源と接地との間に一対のMOSトランジス
タが直列に接続され、各MOSトランジスタのゲートが直
列接続された複数段のインバータの出力に依り駆動され
て上記一対のMOSトランジスタの接続点から出力信号を
得る出力バッファ回路に於いて、 接地側の上記MOSトランジスタのゲートを駆動するイン
バータ列の最終段より偶数段のインバータの入力側と接
地との間にＮチャンネル型の第１及び第２のMOSトラン
ジスタが直列に接続され、第１のMOSトランジスタのゲ
ートに上記出力信号が与えられると共に第２のMOSトラ
ンジスタのゲートに電源電位が与えられる第１の電位制
御手段、 接地側の上記MOSトランジスタのゲートと接地との間に
Ｐチャンネル型の第３のMOSトランジスタとＮチャンネ
ル型の第４のMOSトランジスタとが直列に接続され、第
３のMOSトランジスタのゲートに接地電位が与えられる
と共に第４のMOSトランジスタのゲートに上記第１及び
第２のMOSトランジスタの間の電位が与えられる第２の
電位制御手段、 上記第１の電位制御手段と上記インバータとの間に直列
に接続されゲートがそのドレインに接続された適数個の
Ｐチャンネル型のMOSトランジスタ、 を備えたことを特徴とする出力バッファ回路。 - 【請求項２】電源と接地との間に一対のMOSトランジス
タが直列に接続され、各MOSトランジスタのゲートが直
列接続された複数段のインバータの出力に依り駆動され
て上記一対のMOSトランジスタの接続点から出力信号を
得る出力バッファ回路に於いて、 電源側の上記MOSトランジスタのゲートを駆動するイン
バータ列の最終段より偶数段のインバータの入力側と電
源との間にＰチャンネル型の第１及び第２のMOSトラン
ジスタが直列に接続され、第１のMOSトランジスタのゲ
ートに上記出力信号が与えられると共に第２のMOSトラ
ンジスタのゲートに接地電位が与えられる第１の電位制
御手段、 電源側の上記MOSトランジスタのゲートと電源との間に
Ｎチャンネル型の第３のMOSトランジスタとＰチャンネ
ル型の第４のMOSトランジスタとが直列に接続され、第
３のMOSトランジスタのゲートに電源電位が与えられる
と共に第４のMOSトランジスタのゲートに上記第１及び
第２のMOSトランジスタの間の電位が与えられる第２の
電位制御手段、 上記第１の電位制御手段と上記インバータとの間に直列
に接続されゲートがそのドレインに接続された適数個の
Ｎチャンネル型のMOSトランジスタ、 を備えたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022391A JPH0770987B2 (ja) | 1990-01-31 | 1990-01-31 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022391A JPH0770987B2 (ja) | 1990-01-31 | 1990-01-31 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227116A JPH03227116A (ja) | 1991-10-08 |
| JPH0770987B2 true JPH0770987B2 (ja) | 1995-07-31 |
Family
ID=12081360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022391A Expired - Fee Related JPH0770987B2 (ja) | 1990-01-31 | 1990-01-31 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770987B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017807A (en) * | 1990-07-05 | 1991-05-21 | At&T Bell Laboratories | Output buffer having capacitive drive shunt for reduced noise |
-
1990
- 1990-01-31 JP JP2022391A patent/JPH0770987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03227116A (ja) | 1991-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |