KR102425531B1 - 전력관리회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

표시장치는 내부의 구성요소들에 전력을 공급하는 전력관리회로를 포함한다. 상기 전력관리회로는 연속 전류 모드 또는 불연속 전류 모드로 상기 내부의 구성요소들에 전력을 공급한다. 상기 전력관리회로는 내부에 연속 전류 모드인지 또는 불연속 전류 모드인지 여부를 감지할 수 있는 감지회로를 포함한다.

Description

전력관리회로 및 이를 포함하는 표시장치{POWER MANAGEMENT CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 전력관리회로 및 이를 포함하는 표시장치에 관한 것으로, 좀 더 구체적으로 연속 전류 모드 또는 불연속 전류 모드로 전력을 제공하는 전력관리회로 및 이를 포함하는 표시장치에 관한 것이다.
전원관리회로는 다양한 전자 장치들을 구동하기 위한 가장 기본적인 구성이다. 최근에는 모바일 기기의 사용이 증가함 및 에너지 관리 차원에서 고효율의 직류-직류 변환기(DC-DC converter)에 대한 수요가 증가하고 있다.
따라서, 전력 소모를 최소화하면서도 타깃 레벨의 전압을 용이하게 얻을 수 있는 인덕터를 사용하는 스위칭 컨버터(Switching converter)가 직류-직류 변환기로 많이 사용된다.
스위칭 컨버터는 높은 직류 전압을 그보다 낮은 직류 전압으로 변환하는 벅 컨버터(Buck Converter)나 좀더 높은 전압으로 승압하는 부스트 컨버터(Boost converter) 등이 있다.
직류-직류 변환기에는 이밖에도 선형 레귤레이터로 구성되는 LDO(Low Drop-Out) 레귤레이터가 포함될 수 있다.
최근의 전력관리회로(예를들어, PMIC)에서는 상기의 레귤레이터들을 집적하여 부하 장치들에 최적화된 전원을 제공하고 있다.
또한, 최근의 전력관리회로들은 전속 소모를 최소화 하기 위해서 불연속 전류 모드(Discontinuous Conduction Mode, DCM)와 연속 전류 모드(Continuous Conduction Mode, CCM)를 필요에 따라 선택하고 있다.
본 발명은 출력하는 전력을 모니터링하여 불연속 전류 모드인지 또는 연속 전류 모드인지를 감지할 수 있는 전력관리회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널 및 전력관리회로를 포함할 수 있다. 상기 전력관리회로는 상기 표시패널에 불연속 전류 모드 또는 연속 전류 모드로 전력을 공급하는 스위칭 레귤레이터 및 상기 스위칭 레귤레이터가 상기 불연속 전류 모드인지 감지하는 감지회로를 포함할 수 있다.
상기 스위칭 레귤레이터는 비교기 및 RS래치를 포함할 수 있다. 상기 비교기는 상기 공급하는 전력을 수신하고, 상기 공급하는 전력을 모니터링할 수 있다. 상기 RS래치는 상기 비교기의 출력신호를 리셋신호로 수신할 수 있다.
상기 감지회로는 위상고정 루프회로, 위상지연회로, 제1 내지 제5 D-플립플롭, 배타적 논리합 회로, 복수의 레지스터들 및 제어회로를 포함할 수 있다. 상기 위상고정 루프회로는 제1 클록 신호를 생성할 수 있다. 상기 위상지연회로는 상기 제1 클록 신호를 수신하고, 상기 제1 클록 신호보다 위상이 지연된 제2 클록 신호를 생성할 수 있다. 상기 제1 D-플립플롭은 상기 RS래치의 출력신호 및 상기 제1 클록 신호를 수신하고, 상승 에지에서 동작할 수 있다. 상기 제2 D-플립플롭은 상기 제1 D-플립플롭의 출력신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작할 수 있다. 상기 제3 D-플립플롭은 상기 RS래치의 상기 출력신호 및 상기 제2 클록 신호를 수신하고, 상승 에지에서 동작할 수 있다. 상기 제4 D-플립플롭은 상기 제3 D-플립플롭의 출력 신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작할 수 있다. 상기 배타적 논리합 회로는 상기 제2 D-플립플롭의 출력신호 및 상기 제4 D-플립플롭의 출력신호를 수신할 수 있다. 상기 제5 D-플립플롭은 상기 배타적 논리합 회로의 출력신호 및 상기 제1 클록 신호보다 낮은 주파수를 갖는 제3 클록 신호를 수신할 수 있다. 상기 복수의 레지스터들은 상기 제5 D-플립플롭에서 출력되는 신호들을 순차적으로 저장할 수 있다. 상기 제어회로는 상기 복수의 레지스터들에 저장된 데이터들에 근거하여 상기 위상고정 루프회로를 제어할 수 있다.
상기 감지회로는 상기 복수의 레지스터들을 제어하는 디코더를 더 포함할 수 있다.
상기 RS래치는 상기 제1 클록 신호를 세트신호로 수신할 수 있다.
상기 RS래치의 상기 출력신호의 주파수는 상기 제1 클록 신호의 주파수와 동일할 수 있다.
위상고정 루프회로는 전압 조정 발진기, 상기 전압 조정 발진기의 출력신호를 수신하는 디바이더, 상기 디바이더의 출력신호를 수신하는 위상 감지기, 상기 위상 감지기의 출력신호를 수신하는 챠지 펌프, 및 상기 챠지 펌프의 출력신호의 특정주파수 대역만 상기 전압 조정 발진기에 제공하는 저역통과필터를 포함할 수 있다.
상기 제어회로는 상기 디바이더에 제어신호를 제공할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 복수의 레지스터들 각각이 하이값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하고, 상기 복수의 레지스터들 각각이 로우값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 연속 전류 모드라고 판단할 수 있다.
상기 제어회로가 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하는 경우, 상기 제1 클록 신호의 주파수는 더 높아질 수 있다.
상기 제어회로는 상기 위상지연회로에 제어신호를 제공하여, 상기 제2 클록 신호의 위상과 상기 제1 클록 신호의 위상간의 차이를 제어할 수 있다.
상기 불연속 전류 모드에서 상기 RS래치의 상기 출력신호의 펄스폭(pulse width)은 상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상간의 차이보다 작을 수 있다.
본 발명의 실시예에 따르면 불연속 전류 모드를 감지하는 경우 클록 신호에 대한 주파수 모듈레이션을 통해 전력효율이 증가된 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 표시패널에 최적화된 주파수로 전력을 제공함으로써 전원관리회로의 발열문제가 개선된 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 직류-직류 변환기가 고정된 주파수를 이용하는 것이 아니라 주파수 모듈레이션을 하기 때문에, 주파수 분산 특성을 가짐에 따라 전파간섭에 따른 문제점이 개선된 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 4는 도 1에 도시된 전력관리회로의 블록도이다.
도 5는 도 4에 도시된 스위칭 레귤레이터의 구성요소들 중 일부에 대응하는 등가회로도를 예시적으로 도시한 것이다.
도 6은 도 5에 도시된 감지회로의 등가회로도를 예시적으로 도시한 것이다.
도 7a 및 도 7b는 도 6에 도시된 감지회로가 동작하는 것을 도시한 타이밍도이다.
도 8a는 불연속 전류 모드에서 로우 사이드 구동부에 제공되는 제어신호 및 하이 사이드 구동부에서 출력되는 출력전류의 파형을 예시적으로 도시한 것이다.
도 8b는 감지회로의 영향에 따라 변환된 제어신호 및 변환된 출력전류의 파형을 예시적으로 도시한 것이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도면들에 있어서, 구성요소들의 비율 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
"포함하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 3은 본 발명의 일 실시예에 따른 화소(PX)의 단면도이다.
도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 신호 제어부(300), 및 전력관리회로(400)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제어부(300, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(300)는 제1 회로기판(PBA-C)에 실장되고, 전력관리회로(400)로부터 전원을 공급받을 수 있다. 제1 회로기판(PBA-C)은 PBA(Printed Board Assembly) 일 수 있다. 전력관리회로(400)는 PMIC(Power Management IC) 일 수 있다. 전력관리회로(400)에 대해서는 도 4에서부터 자세히 설명한다.
신호 제어부(300)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
본 명세서 내에서, 외부의 그래픽 제어부에서 송신되어, 신호 제어부(300), 데이터 구동회로(200), 및 화소(PXnm)에 전달되는 신호를 통칭하여 데이터 신호라고 지칭 될 수 있다. 데이터 신호는 외부의 그래픽 제어부에서부터 화소(PXnm)로 전달되기 까지 신호의 형태는 변경 또는 가공될 수 있으나, 결국 표시영역(DA)에 영상을 표시하기 위한 데이터들을 포함하는 신호이다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 구동칩(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다. 연성회로기판(220)은 제2 회로기판(PBA-S)과 제1 기판(DS1)을 전기적으로 연결할 수 있다.
복수 개의 연성회로기판들(220) 중 일부는 하나의 제2 회로기판(PBA-S)에 연결될 수 있다. 인접한 두 개의 제2 회로기판들(PBA-S)는 다른 연성회로기판(FPC)에 의해 연결될 수 있다.
제2 회로기판(PBA-S)은 제1 회로기판(PBA-C)과 연성 플랫 케이블(Flexible Flat Cable, FFC)에 의해 연결될 수 있다.
복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
신호 제어부(300)와 구동칩들(210)은 인터페이스들(USI)에 의해 연결될 수 있다. 인터페이스들(USI)은 신호 제어부(300)를 가까운 구동칩(210)과 연결시키는 센터 인터페이스(USI-C) 및 신호 제어부(300)를 먼 구동칩(210)과 연결시키는 사이드 인터페이스(USI-S)를 포함할 수 있다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 구동칩(210)은 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 2은 본 발명의 일 실시예에 따른 화소(PXnm)의 등가회로도이다. 도 3는 본 발명의 일 실시예에 따른 화소(PXnm)의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 2에 도시된 등가회로를 가질 수 있다.
도 2에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 3에 도시된 것과 같이, 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi, 도 2 참조)에 연결된 제어전극(GEP), 제어전극(GEP)에 중첩하는 활성화층(ALP), j번째 데이터 라인(DLj, 도 2 참조)에 연결된 입력전극(SEP), 및 입력전극(SEP)과 이격되어 배치된 출력전극(DEP)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GEP)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(GEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GEP)과 중첩하는 활성화층(ALP)이 배치된다. 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
활성화층(ALP) 상에 출력전극(DEP)과 입력전극(SEP)이 배치된다. 출력전극(DEP)과 입력전극(SEP)은 서로 이격되어 배치된다. 출력전극(DEP)과 입력전극(SEP) 각각은 제어전극(GEP)에 부분적으로 중첩할 수 있다.
도 3에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 활성화층(ALP), 출력전극(DEP), 및 입력전극(SEP)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 출력전극(DEP)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 2에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 4는 도 1에 도시된 전력관리회로(400)의 블록도이다. 도 5는 도 4에 도시된 스위칭 레귤레이터(410)의 구성요소들 중 일부에 대응하는 등가회로도를 예시적으로 도시한 것이다. 도 6은 도 5에 도시된 감지회로(420)의 등가회로도를 예시적으로 도시한 것이다.
스위칭 레귤레이터(410)는 표시패널(DP)에 불연속 전류 모드(Discontinuous Conduction Mode, DCM) 또는 연속 전류 모드(Continuous Conduction Mode, CCM)로 전력을 공급할 수 있다.
스위칭 레귤레이터(410)가 불연속 전류 모드(Discontinuous Conduction Mode, DCM)와 연속 전류 모드(Continuous Conduction Mode, CCM) 중에서 어느 모드로 전력을 공급하는지 여부는 표시패널(DP)의 사이즈 또는 표시패널(DP)이 표시하는 이미지에 따른 부하 등에 의해 결정될 수 있다.
예를들어, 표시패널(DP)의 사이즈가 작거나, 표시패널(DP)이 표시하는 이미지에 따른 부하가 작을 경우에는 스위칭 레귤레이터(410)가 불연속 전류 모드(DCM)로 전력을 공급하는 것이 연속 전류 모드(CCM)로 전력을 공급하는 것보다 전력 효율이 우수하다. 따라서, 전력관리회로(400)는 표시패널(DP)의 사이즈 또는 표시하는 이미지에 따른 부하에 대응하여 불연속 전류 모드(DCM) 또는 연속 전류 모드(CCM) 중에서 적절한 모드를 선택할 수 있다.
이와 같은 적절한 모드를 선택하기 위해서는 일단 불연속 전류 모드(DCM) 및 연속 전류 모드(CCM) 중에서 어느 모드인지를 감지해야 하며, 이와 같은 역할은 감지회로(420)가 수행할 수 있다.
도 5를 참조하면, 스위칭 레귤레이터(410)는 로우 사이드 구동부(411, Low Side Driver)와 하이 사이드 구동부(412, High Side Driver)를 포함할 수 있다. 로우 사이드 구동부(411)는 외부로부터 전력을 수신하고, 하이 사이드 구동부(412)는 스위칭 레귤레이터(410)에 의해 변환된 전력을 표시패널(DP)에 제공할 수 있다.
로우 사이드 구동부(411)는 인덕터(IDT) 및 제1 트랜지스터(TR1)을 포함하고, 하이 사이드 구동부(412)는 제2 트랜지스터(TR2) 및 커패시터(CP)를 포함할 수 있다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TF2)는 구동신호들(PDRV, NDRV)에 응답하여 턴-온 또는 턴-오프될 수 있다. 구동신호들(PDRV, NDRV)의 주파수에 대응하여 출력전압(Vout) 및 출력전류(Iout)의 주파수가 변화될 수 있다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TF2)의 턴-온 또는 턴-오프에 따라 인덕터(IDT)에 흐르는 전류는 레귤레이팅 될 수 있다. 여기서, 커패시터(CP)가 충분히 크다면, 출력전압(Vout)의 맥동이 억압되어 직류 형태로 출력될 수 있다.
도 6에는 도 5에는 도시되지 않았던 스위칭 레귤레이터(410)의 구성요소들인 비교기(CMP)와 RS래치(RS)가 도시되었다. 본 발명의 다른 실시예에서, 비교기(CMP)와 RS래치(RS)는 스위칭 레귤레이터(410)의 구성요소가 아닌 전력관리회로(400) 내부에 배치된 별도의 구성요소일 수 있다.
또한, 도 6을 참조하면, 감지회로(420)는 위상고정 루프회로(PLL), 위상지연회로(PDC), 복수의 플립플롭들(DFF1~DFF5), 배타적 논리합 회로(XOR), 복수의 레지스터들(RST1~RST8), 디코더(DCD), 및 제어회로(CC)를 포함할 수 있다.
본 발명의 일 실시예에서, 비교기(CMP)와 RS래치(RS)는 스위칭 레귤레이터(410)의 하이 사이드 구동부(412)에서 출력되는 출력전류(Iout)를 모니터링 하기 위한 구성요소일 수 있다. 비교기(CMP)는 OP앰프로 구성될 수 있다.
비교기(CMP)는 하이 사이드 구동부(412)에서 출력되는 출력전류(Iout)와 비교전류(Ic)를 수신할 수 있다.
RS래치(RS)는 비교기(CMP)의 출력을 리셋신호로 수신하고, 위상고정 루프회로(PLL)에서 출력되는 제1 클록 신호(CLK1)를 세트신호로 수신할 수 있다.
본 발명의 일 실시예에서, 위상고정 루프회로(PLL)는 전압 조정 발진기(Voltage　Controlled　Oscillator, VCO), 전압 조정 발진기(VCO)의 출력을 수신하는 디바이더(D/V), 디바이더(D/V)의 출력을 수신하는 위상 감지기(Phase Frequency Detector, PFD), 위상 감지기(PFD)의 출력을 수신하는 챠지 펌프(Charge Pump, C/P), 및 챠지 펌프(C/P)의 출력신호의 특정주파수 대역만 전압 조정 발진기(VCO)에 제공하는 저역통과필터(Low Pass Filter, LPF)를 포함할 수 있다. 위상고정 루프회로(PLL)는 제1 클록 신호(CLK1)를 생성할 수 있으며, 제1 클록 신호(CLK1)의 주파수는 디바이더(D/V)에 의해 제어될 수 있다.
위상고정 루프회로(PLL)는 제1 클록 신호(CLK1)를 RS래치(RS), 제1 D-플립플롭(DFF1), 제2 D-플립플롭(DFF2), 제4 D-플립플롭(DFF4), 및 위상지연회로(PDC)에 제공할 수 있다.
위상지연회로(PDC)는 제1 클록 신호(CLK1)을 수신하여, 제1 클록 신호(CLK1)보다 위상이 지연된 제2 클록 신호(CLK2)를 생성할 수 있다. 위상지연회로(PDC)는 제2 클록 신호(CLK2)를 제3 D-플립플롭(DFF3)에 제공할 수 있다.
제1 D-플립플롭(DFF1)은 RS래치(RS)의 출력신호(OP) 및 제1 클록 신호(CLK1)를 수신하고, 상승 에지에서 동작하여 출력신호를 제2 D-플립플롭(DFF2)에 제공할 수 있다.
제2 D-플립플롭(DFF2)은 제1 D-플립플롭(DFF1)의 출력신호 및 제1 클록 신호(CLK1)를 수신하고, 하강 에지에서 동작하여 출력신호(S1)를 배타적 논리합 회로(XOR)에 제공할 수 있다.
제3 D-플립플롭(DFF3)은 RS래치(RS)의 출력신호(OP) 및 제2 클록 신호(CLK2)를 수신하고, 상승 에지에서 동작하여 출력신호를 제4 D-플립플롭(DFF4)에 제공할 수 있다.
제4 D-플립플롭(DFF4)은 제3 D-플립플롭(DFF3)의 출력신호 및 제1 클록 신호(CLK1)을 수신하고, 하강 에지에서 동작하여 출력신호(S2)를 배타적 논리합 회로(XOR)에 제공할 수 있다.
배타적 논리합 회로(XOR)는 제2 D-플립플롭(DFF2)의 출력신호(S1) 및 제4 D-플립플롭(DFF4)의 출력신호(S2)를 수신하여, 연산결과 생성된 출력신호를 제5 D-플립플롭(DFF5)에 제공할 수 있다.
제5 D-플립플롭(DFF5)는 배타적 논리합 회로(XOR)의 출력신호 및 제3 클록 신호(CLK3)를 수신하여 DCM 카운트 신호(SG-DCM)를 생성할 수 있다. 제3 클록 신호(CLK3)의 주파수는 제1 클록 신호(CLK1)의 주파수 또는 제2 클록 신호(CLK2)의 주파수보다 작을 수 있다.
본 명세서 내에서 플릅플롭회로, 플립플롭부, 또는 판단회로는 D-플립픕롭들(DFF1~DFF5) 및 배타적 논리합 회로(XOR)를 포함하는 구성요소로서 지칭될 수 있다.
레지스터들(RST1~RST8)은 DCM 카운트 신호(SG-DCM)가 가지는 값을 순차적으로 저장할 수 있다. 레지스터들(RST1~RST8)의 순차적인 저장은 디코더(DCD)에 의해 제어될 수 있다. 도 6에서는 8개의 레지스터들(RST1~RST8) 및 이들을 제어하기 위한 3비트 디코더(DCD)를 예시적으로 도시하였으나, 이에 제한되지 않고 레지스터들의 개수 및 디코더의 비트는 변경될 수 있다.
제어회로(CC)는 레지스터들(RST1~RST8)에 저장된 데이터들에 근거하여 위상고정 루프회로(PLL) 또는 위상지연회로(PDC)를 제어할 수 있다. 구체적으로, 제어회로(CC)는 위상고정 루프회로(PLL)의 디바이더(D/V)에 제어신호를 제공하여, 제1 클록 신호(CLK1)의 주파수를 제어할 수 있다. 또한, 제어회로(CC)는 위상지연회로(PDC)에 제어신호를 제공하여, 제1 클록 신호(CLK1)의 위상과 제2 클록 신호(CLK2)의 위상 간의 차이를 제어할 수 있다.
도 7a 및 도 7b는 도 6에 도시된 감지회로(420)가 동작하는 것을 도시한 타이밍도이다. 제2 클록 신호(CLK2)의 위상은 제1 클록 신호(CLK1)의 위상보다 느리다. RS래치(RS)의 출력신호(OP)의 주파수는 제1 클록 신호(CLK1)의 주파수 및 제2 클록 신호(CLK2)의 주파수와 동일할 수 있다.
도 7a는 불연속 전류 모드(DCM) 상태에서의 타이밍도를 예시적으로 도시한 것이다.
도 7a를 참조하면, 제1 D-플립플롭(DFF1)은 제1 클록 신호(CLK1)가 상승할 때 RS래치(RS)의 출력신호(OP)의 상태를 출력하고, 제2 D-플립플롭(DFF2)은 제1 클록 신호(CLK1)가 하강할 때, 제1 D-플립플롭(DFF1)의 출력신호의 상태를 출력한다. 따라서, 제2 D-플립플롭(DFF2)의 출력신호(S1)는 하이레벨 상태가 된다.
제3 D-플립플롭(DFF3)은 제2 클록 신호(CLK2)가 상승할 때 RS래치(RS)의 출력신호(OP)의 상태를 출력하고, 제4 D-플립플롭(DFF4)은 제1 클록 신호(CLK1)가 하강할 때, 제3 D-플립플롭(DFF3)의 출력신호의 상태를 출력한다. 따라서, 제4 D-플립플롭(DFF4)의 출력신호(S2)는 로우레벨 상태를 유지한다.
따라서, 배타적 논리합 회로(XOR)의 출력신호 또는 제5 D-플립플롭(DFF5)에서 출력되는 DCM 카운트 신호(SG-DCM)는 하이레벨 상태가 된다. 본 발명의 일 실시예에 따른 표시장치(DD)는 DCM 카운트 신호(SG-DCM)가 하이레벨인 경우, 불연속 전류 모드(DCM) 상태로 판단할 수 있다.
도 7b는 연속 전류 모드(CCM) 상태에서의 타이밍도를 예시적으로 도시한 것이다.
도 7b를 참조하면, 제1 D-플립플롭(DFF1)은 제1 클록 신호(CLK1)가 상승할 때 RS래치(RS)의 출력신호(OP)의 상태를 출력하고, 제2 D-플립플롭(DFF2)은 제1 클록 신호(CLK1)가 하강할 때, 제1 D-플립플롭(DFF1)의 출력신호의 상태를 출력한다. 따라서, 제2 D-플립플롭(DFF2)의 출력신호(S1)는 하이레벨 상태가 된다.
제3 D-플립플롭(DFF3)은 제2 클록 신호(CLK2)가 상승할 때 RS래치(RS)의 출력신호(OP)의 상태를 출력하고, 제4 D-플립플롭(DFF4)은 제1 클록 신호(CLK1)가 하강할 때, 제3 D-플립플롭(DFF3)의 출력신호의 상태를 출력한다. 따라서, 제4 D-플립플롭(DFF4)의 출력신호(S2)는 도 7a에서와 달리 하이레벨 상태가 된다.
따라서, 배타적 논리합 회로(XOR)의 출력신호 또는 제5 D-플립플롭(DFF5)에서 출력되는 DCM 카운트 신호(SG-DCM)는 도 7a에서와 달리 로우레벨 상태를 유지한다. 본 발명의 일 실시예에 따른 표시장치(DD)는 DCM 카운트 신호(SG-DCM)가 로우레벨 일 때를 연속 전류 모드(CCM) 상태로 판단할 수 있다.
도 6, 도 7a, 및 도 7b에 도시된 것과 같이 표시장치(DD)는 감지회로(420)를 이용하여 전력관리회로(400)가 불연속 전류 모드(DCM)로 전력을 공급하는 것으로 판단되면, 스위칭 레귤레이터(410)의 로우 사이드 구동부(411)를 제어하여 전력관리회로(400)의 출력이 가지는 주파수를 제어한다.
본 발명의 일 실시예에서, 제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)의 위상차(PD)는 불연속 전류 모드(DCM)에서 RS래치(RS)의 출력신호(OP)의 펄스폭 보다 큰 것이 바람직하다. 불연속 전류 모드(DCM)에서 클록 신호들(CLK1, CLK2)간의 위상차(PD)가 출력신호(OP)의 펄스폭보다 작다면, 연속 전류 모드(CCM)와 불연속 전류 모드(DCM)에서 DCM 카운트 신호(SG-DCM)가 동일한 값을 가지게 되기 때문이다.
도 8a는 불연속 전류 모드(DCM)에서 로우 사이드 구동부(411)에 제공되는 제어신호(NDRV) 및 하이 사이드 구동부(412)에서 출력되는 출력전류(Iout)의 파형을 예시적으로 도시한 것이다. 도 8b는 감지회로(420)의 영향에 따라 변환된 제어신호(NDRV) 및 변환된 출력전류(Iout)의 파형을 예시적으로 도시한 것이다.
도 8a와 같이 전력관리회로(400)가 불연속 전류 모드(DCM)로 전력을 공급하는 것으로 판단되면, 로우 사이드 구동부(411)의 제1 트랜지스터(TR1)에 인가되는 제어신호(NDRV)의 주파수가 더 높아질 수 있다.
이에 따라, 도 8b에 도시된 것과 같이 출력전류(Iout)가 연속적이게 된다. 도 8a와 같이 출력전류(Iout)가 연속적이지 않은 경우, 전력관리회로(400)의 효율이 낮아지게 된다. 따라서, 도 8b에서와 같이 출력전류(Iout)가 연속적이게 함으로써, 전력관리회로(400)의 효율이 높아질 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DP: 표시패널
100: 게이트 구동회로 200: 데이터 구동회로
300: 신호 제어부 400: 전력관리회로
410: 스위칭 레귤레이터 420: 감지회로

Claims (20)

  1. 표시패널; 및
    상기 표시패널에 불연속 전류 모드 또는 연속 전류 모드로 전력을 공급하는 스위칭 레귤레이터 및 상기 스위칭 레귤레이터가 상기 불연속 전류 모드인지 감지하는 감지회로를 포함하는 전력관리회로를 포함하고,
    상기 스위칭 레귤레이터는,
    상기 공급하는 전력을 수신하고, 상기 공급하는 전력을 모니터링 하는 비교기; 및
    상기 비교기의 출력신호를 리셋신호로 수신하는 RS래치를 포함하고,
    상기 감지회로는,
    제1 클록 신호를 생성하는 위상고정 루프회로;
    상기 제1 클록 신호를 수신하고, 상기 제1 클록 신호보다 위상이 지연된 제2 클록 신호를 생성하는 위상지연회로;
    상기 RS래치의 출력신호 및 상기 제1 클록 신호를 수신하고, 상승 에지에서 동작하는 제1 D-플립플롭;
    상기 제1 D-플립플롭의 출력신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작하는 제2 D-플립플롭;
    상기 RS래치의 상기 출력신호 및 상기 제2 클록 신호를 수신하고, 상승 에지에서 동작하는 제3 D-플립플롭;
    상기 제3 D-플립플롭의 출력 신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작하는 제4 D-플립플롭;
    상기 제2 D-플립플롭의 출력신호 및 상기 제4 D-플립플롭의 출력신호를 수신하는 배타적 논리합 회로;
    상기 배타적 논리합 회로의 출력신호 및 상기 제1 클록 신호보다 낮은 주파수를 갖는 제3 클록 신호를 수신하는 제5 D-플립플롭;
    상기 제5 D-플립플롭에서 출력되는 신호들을 순차적으로 저장하는 복수의 레지스터들; 및
    상기 복수의 레지스터들에 저장된 데이터들에 근거하여 상기 위상고정 루프회로를 제어하는 제어회로를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 감지회로는 상기 복수의 레지스터들을 제어하는 디코더를 더 포함하는 표시장치.
  3. 제1 항에 있어서,
    상기 RS래치는 상기 제1 클록 신호를 세트신호로 수신하는 표시장치.
  4. 제3 항에 있어서,
    상기 RS래치의 상기 출력신호의 주파수는 상기 제1 클록 신호의 주파수와 동일한 표시장치.
  5. 제1 항에 있어서,
    위상고정 루프회로는,
    전압 조정 발진기;
    상기 전압 조정 발진기의 출력신호를 수신하는 디바이더;
    상기 디바이더의 출력신호를 수신하는 위상 감지기;
    상기 위상 감지기의 출력신호를 수신하는 챠지 펌프; 및
    상기 챠지 펌프의 출력신호의 특정주파수 대역만 상기 전압 조정 발진기에 제공하는 저역통과필터를 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제어회로는 상기 디바이더에 제어신호를 제공하는 표시장치.
  7. 제1 항에 있어서,
    상기 복수의 레지스터들 각각이 하이값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하고,
    상기 복수의 레지스터들 각각이 로우값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 연속 전류 모드라고 판단하는 표시장치.
  8. 제7 항에 있어서,
    상기 제어회로가 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하는 경우, 상기 제1 클록 신호의 주파수는 더 높아지는 표시장치.
  9. 제1 항에 있어서,
    상기 제어회로는 상기 위상지연회로에 제어신호를 제공하여, 상기 제2 클록 신호의 위상과 상기 제1 클록 신호의 위상간의 차이를 제어하는 표시장치.
  10. 제1 항에 있어서,
    상기 불연속 전류 모드에서 상기 RS래치의 상기 출력신호의 펄스폭(pulse width)은 상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상간의 차이보다 작은 표시장치.
  11. 외부의 장치에 불연속 전류 모드 또는 연속 전류 모드로 전력을 공급하는 스위칭 레귤레이터; 및
    상기 스위칭 레귤레이터가 상기 불연속 전류 모드인지 감지하는 감지회로를 포함하고,
    상기 스위칭 레귤레이터는,
    상기 공급하는 전력을 피드백하기 위해, 상기 공급하는 전력을 수신하는 비교기; 및
    상기 비교기의 출력신호를 리셋신호로 수신하는 RS래치를 포함하고,
    상기 감지회로는,
    제1 클록 신호를 생성하는 위상고정 루프회로;
    상기 제1 클록 신호를 수신하고, 상기 제1 클록 신호보다 위상이 지연된 제2 클록 신호를 생성하는 위상지연회로;
    상기 RS래치의 출력신호 및 상기 제1 클록 신호를 수신하고, 상승 에지에서 동작하는 제1 D-플립플롭;
    상기 제1 D-플립플롭의 출력신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작하는 제2 D-플립플롭;
    상기 RS래치의 상기 출력신호 및 상기 제2 클록 신호를 수신하고, 상승 에지에서 동작하는 제3 D-플립플롭;
    상기 제3 D-플립플롭의 출력 신호 및 상기 제1 클록 신호를 수신하고, 하강 에지에서 동작하는 제4 D-플립플롭;
    상기 제2 D-플립플롭의 출력신호 및 상기 제4 D-플립플롭의 출력신호를 수신하는 배타적 논리합 회로;
    상기 배타적 논리합 회로의 출력신호 및 상기 제1 클록 신호보다 낮은 주파수를 갖는 제3 클록 신호를 수신하는 제5 D-플립플롭;
    상기 제5 D-플립플롭에서 출력되는 신호들을 순차적으로 저장하는 복수의 레지스터들; 및
    상기 복수의 레지스터들에 저장된 데이터들에 근거하여 상기 위상지연회로를 제어하는 제어회로를 포함하는 전력관리회로.
  12. 제11 항에 있어서,
    상기 감지회로는 상기 복수의 레지스터들을 제어하는 디코더를 더 포함하는 전력관리회로.
  13. 제11 항에 있어서,
    상기 RS래치는 상기 제1 클록 신호를 세트신호로 수신하는 전력관리회로.
  14. 제13 항에 있어서,
    상기 RS래치의 상기 출력신호의 주파수는 상기 제1 클록 신호의 주파수와 동일한 전력관리회로.
  15. 제11 항에 있어서,
    위상고정 루프회로는,
    전압 조정 발진기;
    상기 전압 조정 발진기의 출력신호를 수신하는 디바이더;
    상기 디바이더의 출력신호를 수신하는 위상 감지기;
    상기 위상 감지기의 출력신호를 수신하는 챠지 펌프; 및
    상기 챠지 펌프의 출력신호의 특정주파수 대역만 상기 전압 조정 발진기에 제공하는 저역통과필터를 포함하는 전력관리회로.
  16. 제15 항에 있어서,
    상기 제어회로는 상기 디바이더에 제어신호를 제공하는 전력관리회로.
  17. 제11 항에 있어서,
    상기 복수의 레지스터들 각각이 하이값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하고,
    상기 복수의 레지스터들 각각이 로우값을 가지는 데이터들을 저장하는 경우, 상기 제어회로는 상기 스위칭 레귤레이터가 상기 연속 전류 모드라고 판단하는 전력관리회로.
  18. 제17 항에 있어서,
    상기 제어회로가 상기 스위칭 레귤레이터가 상기 불연속 전류 모드라고 판단하는 경우, 상기 제1 클록 신호의 주파수는 더 높아지는 전력관리회로.
  19. 제11 항에 있어서,
    상기 제어회로는 상기 위상지연회로에 제어신호를 제공하여, 상기 제2 클록 신호의 위상과 상기 제1 클록 신호의 위상간의 차이를 제어하는 전력관리회로.
  20. 표시패널; 및
    상기 표시패널에 불연속 전류 모드 또는 연속 전류 모드로 전력을 공급하는 스위칭 레귤레이터 및 상기 스위칭 레귤레이터가 상기 불연속 전류 모드인지 감지하는 감지회로를 포함하는 전력관리회로를 포함하고,
    상기 스위칭 레귤레이터는,
    상기 공급하는 전력을 수신하고, 상기 공급하는 전력을 모니터링 하는 비교기; 및
    상기 비교기의 출력신호를 리셋신호로 수신하는 RS래치를 포함하고,
    상기 감지회로는,
    제1 클록 신호를 생성하는 위상고정 루프회로;
    상기 제1 클록 신호를 수신하고, 상기 제1 클록 신호보다 위상이 지연된 제2 클록 신호를 생성하는 위상지연회로; 및
    상기 제1 클록 신호, 상기 제2 클록 신호, 및 상기 RS래치의 출력신호를 수신하고, 상기 RS래치의 상기 출력신호의 펄스폭이 소정의 값보다 작은 경우와 상기 펄스폭이 상기 소정의 값보다 큰 경우에 서로 다른 값을 출력하는 판단회로를 포함하는 표시장치.
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