JP5237921B2 - Ｌｅｄ制御装置およびｌｅｄ制御方法 - Google Patents

Description

本発明は、ＬＥＤ（Light Emitting Diode）制御装置およびＬＥＤ制御方法に関し、例えば液晶表示装置のバックライト用のＬＥＤを制御する装置および方法に適用して有益な技術に関する。

例えば、特許文献１には、直列接続された複数のＬＥＤからなるＬＥＤ群が複数列配置されたバックライトにおいて、各ＬＥＤの製造ばらつきにより生じる各列毎の駆動電流のばらつきを低減するため、電流フィードバック回路および電流補償回路が備わった構成が示されている。また、特許文献２には、直列接続された複数のＬＥＤからなるＬＥＤ群が複数列配置された液晶テレビ用のバックライトにおいて、映像信号のフィールド周波数と交流電源の周波数との違いによって生じる各フィールド毎のＬＥＤ発光強度のばらつきを低減する技術が示されている。また、特許文献３には、赤色、緑色、および青色の各ＬＥＤ群が列状に配置されたバックライトにおいて、データラインのチャージングタイム歪みを解決するため、各列に対して、それぞれ異なるデューティかつ異なる位相を持つＰＷＭ信号を用いて電流を供給する技術が示されている。

特開２００８−２７０７１３号公報 特開２００８−６４８８６号公報 特開２００８−３５４７号公報

近年、携帯電話機、パーソナルコンピュータ（ＰＣ）、テレビ等における液晶ディスプレイのバックライトを代表に、様々な分野でＬＥＤ（Light Emitting Diode）が用いられてきている。ＬＥＤは、小型、長寿命、低消費電力等といった様々な特徴を持つことから、特に、携帯電話機やノートＰＣ等のバッテリによって駆動される小型機器において適用が進んでいる。

このような液晶ディスプレイのバックライトでは、その輝度を制御する機能が必要とされる。図１０は、ＬＥＤの制御方式の一例を示す説明図である。図１０に示すように、ＬＥＤは、ＰＷＭ（Pulse Width Modulation）信号を用いて定電流ＩＬＥＤを供給する間隔を制御することで、その輝度を制御することが可能となっている。例えば、ＩＬＥＤの供給・遮断を５０％のオンデューティで制御すれば、最大輝度を１００％として５０％の輝度が得られ、８０％のオンデューティで制御すれば、８０％の輝度が得られる。

図１１は、本発明の前提として検討したＬＥＤ制御装置の構成例を示すブロック図である。図１１に示すＬＥＤ制御装置ＤＲＵ’ａは、シリアルパラレル変換回路ＳＰＣと、ＰＷＭ信号生成回路ＰＷＭＧＥＮと、定電流供給回路ＣＳを備えている。ＳＰＣは、マイクロコントローラユニットＭＣＵから３本の信号線（コマンドイネーブル信号ＣＥ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ）を介してデューティ情報を表すシリアルデータが入力され、ｎ（例えばｎ＝８）ビットのパラレルデータとなるデューティ設定信号ＤＴＯＵＴを出力する。ＰＷＭＧＥＮは、このＤＴＯＵＴが示すデューティを持ったＰＷＭ信号ＰＷＭ＿ＯＵＴを生成し、このＰＷＭ＿ＯＵＴでＣＳのオン・オフを制御する。このＣＳのオン・オフにより、ＣＳに接続されたＬＥＤの輝度が制御される。

しかしながら、図１１のような構成例では、ＭＣＵからＤＲＵ’ａにデューティ情報を設定する際に複数の信号線が必要となるため、ＬＥＤ制御装置、ＬＥＤならびにＭＣＵを含めたＬＥＤ制御システム全体の小型化が困難となる恐れがある。また、この複数の信号線を比較的高速に駆動する必要があるため、消費電力の増大等も懸念される。そこで、図１２に示すような構成例が考えられる。図１２（ａ）は、本発明の前提として検討した他のＬＥＤ制御装置の構成例を示すブロック図であり、図１２（ｂ）は、図１２（ａ）におけるデューティ検出回路の詳細な構成例を示すブロック図である。図１２（ａ）に示すＬＥＤ制御装置ＤＲＵ’ｂは、デューティ検出回路ＤＴＤＥＴ’およびＰＷＭ信号生成回路ＰＷＭＧＥＮを含んだ電流供給制御回路ＣＳＣＴＬ’と、定電流供給回路ＣＳとを備えている。

デューティ検出回路ＤＴＤＥＴ’は、マイクロコントローラユニットＭＣＵが出力したＰＷＭ信号ＰＷＭ＿ＩＮが入力され、そのデューティを検出する。具体的には、図１２（ｂ）に示すように、ＤＴＤＥＴ’は、まず、クロック信号ＣＬＫｉ１を用いて、ＰＷＭ＿ＩＮにおける‘Ｈ’レベル期間をハイレベル期間検出カウンタ回路ＨＣＵＮＴによって検出し、ＰＷＭ＿ＩＮにおける１周期の期間を周期検出カウンタ回路ＣＣＵＮＴによって検出する。そして、このＨＣＵＮＴのカウント値ＨＶＡＬおよびＣＣＵＮＴのカウント値ＣＶＡＬを除算回路ＬＯＧ＿ＤＩＶに出力し、ＬＯＧ＿ＤＩＶを用いて（ＨＶＡＬ／ＣＶＡＬ）×Ｋを演算する。Ｋは、輝度の設定ステップ数であり、ＰＷＭ信号生成回路ＰＷＭＧＥＮが出力するＰＷＭ信号ＰＷＭ＿ＯＵＴの１周期分のカウント値でもある。例えばＫ＝２５６の場合には、ＰＷＭ＿ＯＵＴの１周期がクロック信号ＣＬＫｉ２の２５６カウントに対応し、２５６階調のＬＥＤ輝度設定が行えることになる。

除算回路ＬＯＧ＿ＤＩＶの演算結果となるｎ（例えばｎ＝８）ビットのデューティ設定信号ＤＴＯＵＴは、ＰＷＭ信号ＰＷＭ＿ＩＮから検出したオンデューティの値を、ＰＷＭ信号ＰＷＭ＿ＯＵＴの１周期に基づいて換算した値となる。例えば、ＰＷＭ＿ＩＮから検出したオンデューティの値が５０％であり、Ｋ＝２５６の場合には、ＤＴＯＵＴは１２８（実際にはそのバイナリ値）となる。ＰＷＭ信号生成回路ＰＷＭＧＥＮは、クロック信号ＣＬＫｉ２を用いて１からＫ（例えば２５６）の間でカウントを行いながら、カウント値が１からＤＴＯＵＴ（例えば１２８）の間をオンデューティするＰＷＭ＿ＯＵＴを生成し、このＰＷＭ＿ＯＵＴで定電流供給回路ＣＳのオン・オフを制御する。このＣＳのオン・オフにより、ＣＳに接続されたＬＥＤの輝度が制御される。

この図１２のような構成例を用いると、ＭＣＵからＤＲＵ’ｂにデューティ情報を設定する際に１本の信号線を用いればよいため、ＬＥＤ制御装置、ＬＥＤならびにＭＣＵを含めたＬＥＤ制御システム全体の小型化が図れる。また、この１本の信号線は、比較的低速に駆動すればよいため、消費電力の低減等も図れる。しかしながら、図１２のような構成例では、次のような問題が生じることが本発明者等によって見出された。図１３（ａ），（ｂ）は、図１２のＬＥＤ制御装置を用いた場合の問題点の一例を示す説明図である。

まず、図１３（ａ）に示すように、マイクロコントローラユニットＭＣＵが例えば５０％のデューティを持つＰＷＭ信号ＰＷＭ＿ＩＮを出力し、それがＬＥＤ制御装置ＤＲＵ’ｂに入力されたものとする。この場合、ＰＷＭ＿ＩＮの‘Ｈ’レベル期間をクロック信号ＣＬＫｉ１でカウントした結果（ＨＶＡＬ）が、例えば１２８０サイクルとなり、ＰＷＭ＿ＩＮの１周期をＣＬＫｉ１でカウントした結果（ＣＶＡＬ）が、例えば２５６０サイクルとなる。そうすると、除算回路ＬＯＧ＿ＤＩＶからのデューティ設定信号ＤＴＯＵＴは、例えばＫ＝２５６とした場合に１２８（実際にはそのバイナリディジタル信号）となり、ＰＷＭ信号生成回路ＰＷＭＧＥＮは、ＰＷＭ信号ＰＷＭ＿ＯＵＴのオンデューティを１２８／２５６（＝５０．００％）に設定する。

一方、図１３（ｂ）に示すように、ＭＣＵが図１３（ａ）と同様に例えば５０％のデューティを持つＰＷＭ＿ＩＮを出力したものの、そのエッジ（ここでは立ち下がりエッジ）がノイズによって変動したものとする。このノイズは、例えば、ＭＣＵがＰＷＭ＿ＩＮを出力する際に生じるジッタ成分によるものや、ＭＣＵからＤＲＵ’ｂに向けた信号線における外部環境の変化によるものや、ＤＲＵ’ｂ自身の動作状況によるもの等が挙げられる。この場合、図１３（ａ）の場合と異なり、カウント値ＨＶＡＬおよびカウント値ＣＶＡＬが、例えばそれぞれ、１２８１サイクルおよび２５６０サイクルとなり得る。ここで、除算回路ＬＯＧ＿ＤＩＶが、例えば（ＨＶＡＬ／ＣＶＡＬ）×Ｋの演算結果で生じた小数点を繰り上げる構成であった場合、デューティ設定信号ＤＴＯＵＴは、例えばＫ＝２５６とした場合に１２９（実際にはそのバイナリディジタル信号）となる。これを受けて、ＰＷＭ信号生成回路ＰＷＭＧＥＮは、ＰＷＭ信号ＰＷＭ＿ＯＵＴのオンデューティを１２９／２５６（＝５０．３９％）に設定する。

例えば、液晶ディスプレイのバックライト等では、ＬＥＤの輝度は、比較的長い期間で、同一の値に設定されることが多い。しかしながら、図１３（ｂ）に示したように、ノイズが生じると、ＰＷＭ信号ＰＷＭ＿ＯＵＴのデューティ（すなわちＬＥＤの輝度）が例えば、５０．００％と５０．３９％の間を往来し、これに伴い液晶ディスプレイ全体にチラツキが生じ得る。

そこで、本発明の目的の一つは、ＬＥＤ輝度のチラツキを抑制可能なＬＥＤ制御装置およびＬＥＤ制御方法を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態によるＬＥＤ制御装置は、第２デューティを持つ第２ＰＷＭ信号を生成するＰＷＭ信号生成回路と、第２デューティの値を設定する制御回路を備え、制御回路は、入力された第１ＰＷＭ信号から第１デューティを検出し、第２デューティと第１デューティの差分が所定の設定値よりも大きい場合には第２デューティを第１デューティで更新し、所定の設定値以下の場合にはこの更新を行わない制御を実行するものとなっている。このような構成を用いることで、例えば、第１ＰＷＭ信号のデューティがノイズによって微少に変化した場合にも、その微少な変化分をキャンセルして第２ＰＷＭ信号のデューティを一定に保つことが可能となる。その結果、ＬＥＤ輝度のチラツキを低減することができ、特に液晶パネルのバックライト等において、画像品質の向上等が図れる。

前述したＬＥＤ制御装置は、より具体的には、例えば、第１ノードから入力された第１ＰＷＭ信号のデューティを検出し、その検出結果を反映した第４ディジタル信号を出力するデューティ検出回路と、この第４ディジタル信号で指定されたデューティを持つ第２ＰＷＭ信号を生成するＰＷＭ信号生成回路と、第２ＰＷＭ信号に基づいて第２ノードにおける電流の供給有無を制御する電流供給回路とを有するものとなっている。ここで、デューティ検出回路は、周期検出回路と、ハイレベル（又はロウレベル）期間検出回路と、第１演算回路と、ディジタルコンパレータ回路部とを有することが特徴となっている。

周期検出回路は、第１クロック信号を用いたカウント動作によって第１ＰＷＭ信号の１周期の期間を第１ディジタル信号として検出し、ハイレベル（又はロウレベル）期間検出回路は、第１クロック信号を用いたカウント動作によって第１ＰＷＭ信号の１周期におけるハイレベル（又はロウレベル）の期間を第２ディジタル信号として検出する。第１演算回路は、第２ディジタル信号を第１ディジタル信号で除算した結果に基づいて第１ＰＷＭ信号のデューティを表す第３ディジタル信号を出力する。ディジタルコンパレータ回路部は、第４ディジタル信号を記憶する第１レジスタ回路を含み、第４ディジタル信号と第３ディジタル信号の差分の絶対値を演算し、その結果が予め定めたディジタル設定値よりも大きい場合には第４ディジタル信号を第３ディジタル信号で更新し、ディジタル設定値以下の場合にはこの更新を行わない。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ＬＥＤ輝度のチラツキが抑制可能になる。

本発明の実施の形態１によるＬＥＤ制御装置において、その主要部の構成例を示すブロック図である。 図１におけるデューティ検出回路の詳細な構成例を示す回路ブロック図である。 図１のＬＥＤ制御装置において、その動作例を示す波形図である。 図１のＬＥＤ制御装置において、その電流供給制御回路の詳細な構成例を示す回路図である。 図４の電流供給制御回路の動作例を示す波形図である。 本発明の実施の形態２によるＬＥＤ制御装置において、それに含まれる電流供給制御回路の詳細な構成例を示す回路図である。 本発明の実施の形態３によるＬＥＤ制御装置において、それに含まれるデューティ検出回路の詳細な構成例を示す回路図である。 本発明の実施の形態４によるＬＥＤ制御装置において、その全体の構成例を示すブロック図である。 図８のＬＥＤ制御装置において、その概略レイアウト構成の一例を示す平面図である。 ＬＥＤの制御方式の一例を示す説明図である。 本発明の前提として検討したＬＥＤ制御装置の構成例を示すブロック図である。 （ａ）は、本発明の前提として検討した他のＬＥＤ制御装置の構成例を示すブロック図であり、（ｂ）は、（ａ）におけるデューティ検出回路の詳細な構成例を示すブロック図である。 （ａ），（ｂ）は、図１２のＬＥＤ制御装置を用いた場合の問題点の一例を示す説明図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
≪ＬＥＤ制御装置主要部の概略構成≫
図１は、本発明の実施の形態１によるＬＥＤ制御装置において、その主要部の構成例を示すブロック図である。図１には、ＬＥＤ制御装置ＤＲＵに加えて、マイクロコントローラユニットＭＣＵおよびＬＥＤを加えたＬＥＤ制御システム全体の概略構成例が示されている。ＬＥＤ制御装置ＤＲＵは、外部端子Ｐ＿ＰＷＭ，Ｐ＿ＦＢと、電流供給制御回路ＣＳＣＴＬと、定電流供給回路ＣＳを備えている。ＣＳＣＴＬは、デューティ検出回路ＤＴＤＥＴと、ＰＷＭ信号生成回路ＰＷＭＧＥＮを備えている。Ｐ＿ＰＷＭには、ＭＣＵの外部端子Ｐ１から出力されたＰＷＭ信号ＰＷＭ＿ＩＮが信号線を介して入力される。Ｐ＿ＦＢには、ＬＥＤのカソードが接続される。ＬＥＤのアノードには、電源電圧ＶＤＤが供給される。ＬＥＤは、例えば、液晶ディスプレイのバックライト用、ＬＥＤディスプレイ用、車載用、照明用、電飾用等で使用されるＬＥＤである。

マイクロコントローラユニットＭＣＵは、ＬＥＤ制御装置ＤＲＵに対して、ＰＷＭ信号ＰＷＭ＿ＩＮのオンデューティの大きさを用いてＬＥＤの輝度を指示する。デューティ検出回路ＤＴＤＥＴは、このＰＷＭ＿ＩＮを受けて、そのオンデューティの大きさをクロック信号ＣＬＫｉ１を用いて検出し、この検出結果に基づいて、ｎビットのディジタル信号となるデューティ設定信号ＤＴＯＵＴを出力する。ＰＷＭ信号生成回路ＰＷＭＧＥＮは、クロック信号ＣＬＫｉ２を用いて、このＤＴＯＵＴに応じたオンデューティを持つＰＷＭ信号ＰＷＭ＿ＯＵＴを出力する。定電流供給回路ＣＳは、外部端子Ｐ＿ＦＢと接地電源電圧ＧＮＤの間に設けられ、ＰＷＭ＿ＯＵＴの‘Ｈ’レベル（オンレベル）の期間で活性化され、‘Ｌ’レベル（オフレベル）の期間で非活性化される。したがって、ＬＥＤには、ＰＷＭ＿ＯＵＴの‘Ｈ’レベルの期間では定電流の供給が行われ、‘Ｌ’レベルの期間では定電流の供給が停止する。

具体例で説明すると、例えば、５０％オンデューティのＰＷＭ＿ＩＮが入力されたとする。デューティ検出回路ＤＴＤＥＴは、クロック信号ＣＬＫｉ１を用いてオンデューティが５０％であることを検出すると共に、ＰＷＭ＿ＯＵＴの各周期でこの５０％オンデューティを実現するための設定値（ＤＴＯＵＴ）を算出する。ＰＷＭ＿ＯＵＴが、例えばクロック信号ＣＬＫｉ２の２５６カウントを１周期とするのであれば、この設定値（ＤＴＯＵＴ）は１２８カウント（実際にはそのバイナリディジタル信号）となる。ＰＷＭＧＥＮは、ＣＬＫｉ２の２５６カウントを１周期としてＰＷＭ＿ＯＵＴを生成しながら、各周期毎に、設定値（ＤＴＯＵＴ）に伴う１２８カウントに到達した際に、ＰＷＭ＿ＯＵＴを‘Ｈ’レベル（オンレベル）から‘Ｌ’レベル（オフレベル）へ遷移させる。

図２は、図１におけるデューティ検出回路ＤＴＤＥＴの詳細な構成例を示す回路ブロック図である。図２に示すデューティ検出回路ＤＴＤＥＴ１は、ハイレベル期間検出カウンタ回路ＨＣＵＮＴと、周期検出カウンタ回路ＣＣＵＮＴと、除算回路ＬＯＧ＿ＤＩＶと、ディジタルコンパレータブロックＤＣＭＰ＿ＢＫを備えている。また、ＤＣＭＰ＿ＢＫは、差分値比較回路ＤＦＣＭＰとレジスタ回路ＲＥＧｄを含んでいる。すなわち、図２のデューティ検出回路ＤＴＤＥＴは、前述した図１２（ｂ）のデューティ検出回路ＤＴＤＥＴ’に対して、ＤＣＭＰ＿ＢＫが加わった構成となっている。

周期検出カウンタ回路ＣＣＵＮＴは、ＰＷＭ信号ＰＷＭ＿ＩＮの各周期毎に、その１周期の期間でクロック信号ＣＬＫｉ１のカウントを行う。これによって、ＰＷＭ＿ＩＮの１周期の期間が、ＣＬＫｉ１のカウント値（ディジタル信号）ＣＶＡＬとして検出される。ハイレベル期間検出カウンタ回路ＨＣＵＮＴは、ＰＷＭ＿ＩＮの各周期毎に、ＰＷＭ＿ＩＮの‘Ｈ’レベル期間（オンレベル期間）でＣＬＫｉ１のカウントを行う。これによって、ＰＷＭ＿ＩＮの‘Ｈ’レベル期間が、ＣＬＫｉ１のカウント値（ディジタル信号）ＨＶＡＬとして検出される。

除算回路ＬＯＧ＿ＤＩＶは、（ＨＶＡＬ／ＣＶＡＬ）×Ｋを演算し、その演算結果をｎビットのディジタル信号となる暫定デューティ設定信号ＤＶＡＬとして出力する。ここで、ＬＯＧ＿ＤＩＶは、回路の容易化ならびに小面積化のため、演算結果に小数点が生じた場合には小数点以下を繰り上げるものとする。また、Ｋは、前述したＰＷＭ信号ＰＷＭ＿ＯＵＴの１周期に対応するクロック信号ＣＬＫｉ２のカウント値であり、ＬＥＤ輝度の設定ステップ数でもある。例えばＫ＝２５６の場合には、ＰＷＭ＿ＯＵＴの１周期が２５６カウントであり、２５６階調のＬＥＤ輝度設定が可能となる。

レジスタ回路ＲＥＧｄは、ｎビットのディジタル信号であるデューティ設定信号ＤＴＯＵＴを記憶する。ｎの値は、例えば前述したＫの値が２５６の場合にはそのバイナリビット数である８となる。ＲＥＧｄは、ＰＷＭ信号ＰＷＭ＿ＩＮの各周期毎に、ライトイネーブル信号ＷＥＮが活性状態の場合には、記憶値（すなわちＤＴＯＵＴ）を、暫定デューティ設定信号ＤＶＡＬの値で更新し、ＷＥＮが非活性状態の場合にはこの更新を行わない。差分値比較回路ＤＦＣＭＰは、ＰＷＭ＿ＩＮの各周期毎に、ＤＶＡＬの値をＲＥＧｄの記憶値（すなわち現在のＤＴＯＵＴ）と比較し、その差分値（絶対値）が予め定めた設定値ＳＤＡＴの範囲内である場合にはＷＥＮを非活性化し、範囲外である場合にはＷＥＮを活性化する。

≪ＬＥＤ制御装置主要部の概略動作≫
図３は、図１のＬＥＤ制御装置ＤＲＵにおいて、その動作例を示す波形図である。ここでは、一例として、図３のサイクル（周期）Ｔ１〜Ｔ３において５０％のオンデューティを持つＰＷＭ信号ＰＷＭ＿ＩＮが入力されたものの、サイクルＴ２においてノイズが生じ、これに伴いＰＷＭ＿ＩＮのオンデューティが微少に拡大した場合を想定する。また、前述したＫの値は２５６とし、前述した差分値比較回路ＤＦＣＭＰの設定値ＳＤＡＴは１とする。なお、サイクルＴ２におけるノイズは、前述したように、例えば、マイクロコントローラユニットＭＣＵがＰＷＭ＿ＩＮを出力する際に生じるジッタ成分によるものや、ＭＣＵからＤＲＵに向けた信号線における外部環境の変化によるものや、ＤＲＵ自身の動作状況によるもの等が挙げられる。

まず、サイクルＴ１では、ＰＷＭ＿ＩＮの１周期をクロック信号ＣＬＫｉ１でカウントした結果、カウント値ＣＶＡＬが２５６０となり、ＰＷＭ＿ＩＮの‘Ｈ’レベル期間をＣＬＫｉ１でカウントした結果、カウント値ＨＶＡＬが１２８０となっている。これにより、暫定デューティ設定信号ＤＶＡＬの値は、（１２８０／２５６０）×２５６により１２８（実際にはそのバイナリディジタル信号）となる。

ここで、レジスタ回路ＲＥＧｄが現在保持している記憶値（すなわちデューティ設定信号ＤＴＯＵＴ）が例えば０（初期値）であった場合、ＤＶＡＬとＤＴＯＵＴの差分値は｜ＤＴＯＵＴ−ＤＶＡＬ｜＝１２８（＞設定値ＳＤＡＴ）となる。したがって、差分値比較回路ＤＦＣＭＰは、ライトイネーブル信号ＷＥＮを活性化し、これに伴いＲＥＧｄの記憶値（ＤＴＯＵＴ）が１２８（実際にはそのバイナリディジタル信号）に更新される。ＰＷＭ信号生成回路ＰＷＭＧＥＮは、クロック信号ＣＬＫｉ２を用いて０〜２５５の間でカウントを行いながら、ＤＴＯＵＴの値に基づいてカウント値が０〜１２７の間（すなわち５０％に該当）をオンデューティとするＰＷＭ信号ＰＷＭ＿ＯＵＴを出力する。このように、図１のＬＥＤ制御装置ＤＲＵは、オンデューティ（Ｄ１）かつ周波数（Ｆ１）を持つＰＷＭ信号ＰＷＭ＿ＩＮを受けて、同一のオンデューティ（Ｄ１）かつ異なる周波数Ｆ２（Ｆ２＞Ｆ１）を持つＰＷＭ信号ＰＷＭ＿ＯＵＴを出力する。

一方、サイクルＴ２では、ＰＷＭ＿ＩＮの１周期をクロック信号ＣＬＫｉ１でカウントした結果、カウント値ＣＶＡＬが２５６０となり、ＰＷＭ＿ＩＮの‘Ｈ’レベル期間をＣＬＫｉ１でカウントした結果、ノイズに伴いカウント値ＨＶＡＬが１２８１となっている。これにより、暫定デューティ設定信号ＤＶＡＬの値は、（１２８１／２５６０）×２５６に対して小数点を繰り上げることにより１２９（実際にはそのバイナリディジタル信号）となる。

ここで、レジスタ回路ＲＥＧｄが現在保持している記憶値（すなわちデューティ設定信号ＤＴＯＵＴ）は１２８であるため、ＤＶＡＬとＤＴＯＵＴの差分値は｜ＤＴＯＵＴ−ＤＶＡＬ｜＝１（≦設定値ＳＤＡＴ）となる。したがって、差分値比較回路ＤＦＣＭＰは、ライトイネーブル信号ＷＥＮを非活性化し、これに伴いＲＥＧｄの記憶値（ＤＴＯＵＴ）は１２８がそのまま維持される。これによって、ＰＷＭ信号生成回路ＰＷＭＧＥＮは、サイクルＴ１の場合と同様にして、５０％のオンデューティを持つＰＷＭ信号ＰＷＭ＿ＯＵＴを出力する。

≪主要な効果の説明≫
以上のように、図１のＬＥＤ制御装置ＤＲＵを用いることで、ＬＥＤ輝度を指令するためのＰＷＭ信号ＰＷＭ＿ＩＮにノイズが乗り、デューティが微少に変化した場合にも、その微少な変化分をキャンセルしてＰＷＭ信号ＰＷＭ＿ＯＵＴのデューティを一定に保つことが可能となる。その結果、ＬＥＤ輝度のチラツキを低減することができ、特に液晶パネルのバックライト等において、画像品質の向上等が図れる。なお、ここでは、ノイズによってＰＷＭ＿ＩＮのデューティが変化するものとしたが、ノイズが無い場合であっても、ＰＷＭ＿ＩＮとクロック信号ＣＬＫｉ１の位相関係のズレに伴いノイズが生じた場合と同様な現象が生じることも考えられる。この際にも、この位相関係のズレをキャンセルしてＰＷＭ＿ＯＵＴのデューティを一定に保つことが可能となる。

また、ここでは、差分値比較回路ＤＦＣＭＰで用いる設定値ＳＤＡＴを１としたが、この値は、勿論、想定されるノイズ量に応じて適宜変更可能である。この場合、ＳＤＡＴの値は、製造前の段階で回路を用いて固定値としたり、または、製造の段階でメタルオプション等を用いて可変値としたり、あるいは、予め外部端子を介してアクセス可能な設定レジスタ等を設けて製造後の段階で可変値とすることも可能である。さらに、除算回路ＬＯＧ＿ＤＩＶは、ここでは小数点以下を繰り上げる構成としたが、勿論、小数点以下を繰り下げる又は切り捨てるような構成でも同様な効果が得られる。

≪電流供給制御回路の詳細≫
図４は、図１のＬＥＤ制御装置ＤＲＵにおいて、その電流供給制御回路ＣＳＣＴＬの詳細な構成例を示す回路図である。図４に示す電流供給制御回路ＣＳＣＴＬａは、フリップフロップ回路ＦＦ１と、インバータ回路ＩＶ１と、ナンド演算回路ＮＤ１と、ハイレベル期間検出カウンタ回路ＨＣＵＮＴと、周期検出カウンタ回路ＣＣＵＮＴと、除算回路ＬＯＧ＿ＤＩＶと、ディジタルコンパレータブロックＤＣＭＰ＿ＢＫと、ＰＷＭ信号生成回路ＰＷＭＧＥＮを備えている。

フリップフロップ回路ＦＦ１は、ＰＷＭ信号ＰＷＭ＿ＩＮをクロック信号ＣＬＫｉ１でラッチし、信号Ｓ１を出力する。ナンド演算回路ＮＤ１は、インバータ回路ＩＶ１を介したＳ１の反転信号とＰＷＭ＿ＩＮとをナンド演算し、信号Ｓ２を出力する。ハイレベル期間検出カウンタ回路ＨＣＵＮＴは、ワンインクリメント回路（１ＡＤＤａ）と、セレクタ回路ＳＥＬ１と、アンド演算回路ＡＤ１と、レジスタ回路ＲＥＧ１を備えている。ＲＥＧ１は、ＣＬＫｉ１で動作し、ｍビット（例えば１６ビット）のディジタル信号となるカウント値ＨＶＡＬを出力する。１ＡＤＤａは、ＨＶＡＬに＋１を加算した結果を出力する。ＳＥＬ１は、信号Ｓ１が‘Ｌ’レベル（‘０’レベル）の際にはＨＶＡＬを選択して出力し、Ｓ１が‘Ｈ’レベル（‘１’レベル）の際には１ＡＤＤａの出力を選択して出力する。ＡＤ１は、ＳＥＬ１の出力と信号Ｓ２とをアンド演算し、その結果をＲＥＧ１の入力に帰還する。

周期検出カウンタ回路ＣＣＵＮＴは、ワンインクリメント回路（１ＡＤＤｂ）と、アンド演算回路ＡＤ２と、レジスタ回路ＲＥＧ２を備えている。ＲＥＧ２は、ＣＬＫｉ１で動作し、ｍビット（例えば１６ビット）のディジタル信号となるカウント値ＣＶＡＬを出力する。１ＡＤＤｂは、ＣＶＡＬに＋１を加算した結果を出力する。ＡＤ２は、１ＡＤＤｂの出力と信号Ｓ２とをアンド演算し、その結果をＲＥＧ２の入力に帰還する。除算回路ＬＯＧ＿ＤＩＶは、図２の場合と同様に、カウント値ＨＶＡＬ，ＣＶＡＬを受け、（ＨＶＡＬ／ＣＶＡＬ）×Ｋを演算し、その演算結果をｎビットの暫定デューティ設定信号ＤＶＡＬとして出力する。例えば、Ｋ＝２５６の場合には、ｎ＝８ビットである。また、ＬＯＧ＿ＤＩＶは、演算結果に小数点が生じた場合には、小数点以下の繰り上げを行う。

ディジタルコンパレータブロックＤＣＭＰ＿ＢＫは、インバータ回路ＩＶ２と、アンド演算回路ＡＤ３と、セレクタ回路ＳＥＬ２と、レジスタ回路ＲＥＧｄと、差分値比較回路ＤＦＣＭＰａを備えている。ＤＦＣＭＰａは、減算回路ＬＯＧ＿ＳＵＢと、ディジタルコンパレータ回路ＤＣＭＰ１を備えている。ＲＥＧｄは、クロック信号ＣＬＫｉ１で動作し、ｎビットのディジタル信号となるデューティ設定信号ＤＴＯＵＴを出力する。ＬＯＧ＿ＳＵＢは、ＤＴＯＵＴと暫定デューティ設定信号ＤＶＡＬの差分値（絶対値）を演算し、その結果（｜ＤＴＯＵＴ−ＤＶＡＬ｜）をｎビットのディジタル信号として出力する。

ディジタルコンパレータ回路ＤＣＭＰ１は、減算回路ＬＯＧ＿ＳＵＢの出力（｜ＤＴＯＵＴ−ＤＶＡＬ｜）を予め定められたｎビットの設定値ＳＤＡＴと比較する。そして、｜ＤＴＯＵＴ−ＤＶＡＬ｜＞ＳＤＡＴの場合にはライトイネーブル信号ＷＥＮを活性状態（‘Ｈ’レベル）とし、｜ＤＴＯＵＴ−ＤＶＡＬ｜≦ＳＤＡＴの場合にはＷＥＮを非活性状態（‘Ｌ’レベル）とする。アンド演算回路ＡＤ３は、インバータ回路ＩＶ２を介した信号Ｓ２の反転信号とＷＥＮとをアンド演算する。セレクタ回路ＳＥＬ２は、ＡＤ３の出力が‘Ｈ’レベル（‘１’レベル）の場合には、暫定デューティ設定信号ＤＶＡＬを選択してレジスタ回路ＲＥＧｄの入力に帰還し、ＡＤ３の出力が‘Ｌ’レベル（‘０’レベル）の場合には、デューティ設定信号ＤＴＯＵＴを選択してＲＥＧｄの入力に帰還する。

ＰＷＭ信号生成回路ＰＷＭＧＥＮは、アップカウンタ回路ＵＰＣＵＮＴと、ディジタルコンパレータ回路ＤＣＭＰ２を備えている。ＵＰＣＵＮＴは、クロック信号ＣＬＫｉ２に同期して０〜（Ｋ−１）の間を＋１ずつ巡回的にカウントし、そのカウント値ＵＰＶＡＬをｎビットのディジタル信号として出力する。例えば、Ｋ＝２５６の場合にはｎ＝８となる。ＤＣＭＰ２は、ＵＰＶＡＬとデューティ設定信号ＤＴＯＵＴとを比較し、ＵＰＶＡＬ＜ＤＴＯＵＴの場合にはＰＷＭ信号ＰＷＭ＿ＯＵＴを‘Ｈ’レベル（オンレベル）に駆動し、ＵＰＶＡＬ≧ＤＴＯＵＴの場合にはＰＷＭ＿ＯＵＴを‘Ｌ’レベル（オフレベル）に駆動する。

図５は、図４の電流供給制御回路ＣＳＣＴＬの動作例を示す波形図である。ここでは、ＰＷＭ信号ＰＷＭ＿ＩＮのオンデューティが、ノイズに伴い、５０％を基準として微少に増加および減少した場合を例とする。また、Ｋ＝２５６、および設定値ＳＤＡＴ＝１の場合を例とする。まず、サイクル（周期）Ｔ１’において、フリップフロップ回路ＦＦ１は、クロック信号ＣＬＫｉ１の立ち上がりに同期して、ＰＷＭ信号ＰＷＭ＿ＩＮの‘Ｈ’レベルを検出した際に信号Ｓ１を‘Ｈ’レベルに駆動し、ＰＷＭ＿ＩＮの‘Ｌ’レベルを検出した際にＳ１を‘Ｌ’レベルに駆動する。したがって、Ｓ１は、ＰＷＭ＿ＩＮを所定の期間（ＤＬＹ１とする）遅延させた信号となる。また、ナンド演算回路ＮＤ１は、ＰＷＭ＿ＩＮが‘Ｈ’レベルかつＳ１が‘Ｌ’レベルの期間で信号Ｓ２に‘Ｌ’レベルを出力する。したがって、Ｓ２は、前述したＤＬＹ１の期間をパルス幅とし、各サイクルの開始時に１回だけ出力される‘Ｌ’レベルパルス信号となり、言い換えれば、ＰＷＭ＿ＩＮの立ち上がりエッジ検出信号となる。

ハイレベル期間検出カウンタ回路ＨＣＵＮＴは、クロック信号ＣＬＫｉ１に同期して、信号Ｓ２の‘Ｌ’レベルパルスを受けてレジスタ回路ＲＥＧ１のリセット（初期値０のラッチ動作）を行い、以降は、Ｓ２および信号Ｓ１の‘Ｈ’レベルを受けて、カウントアップ動作を行いながらＲＥＧ１のカウント値ＨＶＡＬを更新する。また、ＨＣＵＮＴは、ＣＬＫｉ１に同期して、Ｓ１の‘Ｌ’レベルを受けてカウントアップ動作を停止し、ＲＥＧ１のカウント値ＨＶＡＬを保持する。一方、周期検出カウンタ回路ＣＣＵＮＴは、ＣＬＫｉ１に同期して、ＨＣＵＮＴと同様にＳ２の‘Ｌ’レベルパルスを受けてレジスタ回路ＲＥＧ２のリセット（初期値０のラッチ動作）を行い、以降は、カウントアップ動作を行いながらＲＥＧ２のカウント値ＣＶＡＬを更新する。

除算回路ＬＯＧ＿ＤＩＶは、カウント値ＨＶＡＬ，ＣＶＡＬおよびＫを用いて前述した演算（実際にはＨＶＡＬ，ＣＶＡＬは０からカウントを行うため、｛（ＨＶＡＬ＋１）／（ＣＶＡＬ＋１）｝×Ｋを演算））を行いながら、その演算結果を暫定デューティ設定信号ＤＶＡＬとして出力する。また、ディジタルコンパレータブロックＤＣＭＰ＿ＢＫは、サイクルＴ１’の開始段階で信号Ｓ２の‘Ｌ’レベルパルスを受けた際に、ライトイネーブル信号ＷＥＮが‘Ｈ’レベルの場合にのみレジスタ回路ＲＥＧｄの記憶値をＤＶＡＬで更新する。仮に、サイクルＴ１’の開始段階で、ＤＶＡＬが１２８（実際にはそのバイナリディジタル信号）であり、デューティ設定信号ＤＴＯＵＴが１２８から２以上離れた値であった場合には、ディジタルコンパレータ回路ＤＣＭＰ１を介してＷＥＮは‘Ｈ’レベルとなり、これに伴い、ＲＥＧｄの記憶値が１２８で更新される。

一方、サイクルＴ１’での各カウント動作を経たのち、サイクルＴ２’の開始段階で、暫定デューティ設定信号ＤＶＡＬの値が１２９になったとする。この場合、この１２９を受けて、減算回路ＬＯＧ＿ＳＵＢは１（＝｜１２８（ＤＴＯＵＴ）−１２９（ＤＶＡＬ）｜）を出力し、これに伴いライトイネーブル信号ＷＥＮは‘Ｌ’レベルとなる。したがって、サイクルＴ２’の開始段階で信号Ｓ２の‘Ｌ’レベルパルスを受けた際には、レジスタ回路ＲＥＧｄの記憶値をＤＶＡＬで更新せず、現在の値をそのまま保持する。

以降、サイクルＴ２’においても、サイクルＴ１’の場合と同様に、当該サイクルの開始時にハイレベル期間検出カウンタ回路ＨＣＵＮＴおよび周期検出カウンタ回路ＣＣＵＮＴのリセットが行われた後、所定の動作が行われる。そして、サイクルＴ２’での各カウント動作を経たのち、次サイクルの開始段階で、暫定デューティ設定信号ＤＶＡＬの値が１２７になったとする。この場合、この１２７を受けて、減算回路ＬＯＧ＿ＳＵＢは１（＝｜１２８（ＤＴＯＵＴ）−１２７（ＤＶＡＬ）｜）を出力し、これに伴いライトイネーブル信号ＷＥＮは‘Ｌ’レベルとなる。したがって、次サイクルの開始段階で信号Ｓ２の‘Ｌ’レベルパルスを受けた際にも、レジスタ回路ＲＥＧｄの記憶値をＤＶＡＬで更新せず、現在の値をそのまま保持する。

また、ＰＷＭ信号生成回路ＰＷＭＧＥＮでは、クロック信号ＣＬＫｉ１と周波数が異なる（ＣＬＫｉ１よりも周波数が遅い）クロック信号ＣＬＫｉ２を用いて０〜２５５（Ｋ−１）の間で＋１ずつ巡回的にカウント動作が行われる。そして、ＰＷＭＧＥＮは、そのカウント値ＵＰＶＡＬが０〜１２７（ＤＴＯＵＴ−１）の期間でＰＷＭ信号ＰＷＭ＿ＯＵＴを‘Ｈ’レベルに駆動し、それ以外の期間でＰＷＭ＿ＯＵＴを‘Ｌ’レベルに駆動する。

以上、本実施の形態１のＬＥＤ制御装置を用いることで、代表的にはＬＥＤ輝度のチラツキを抑制可能となる。

（実施の形態２）
本実施の形態２では、実施の形態１の図４に示した電流供給制御回路ＣＳＣＴＬａの変形例について説明する。図６は、本発明の実施の形態２によるＬＥＤ制御装置において、それに含まれる電流供給制御回路の詳細な構成例を示す回路図である。図６に示す電流供給制御回路ＣＳＣＴＬｂは、図１のＬＥＤ制御装置ＤＲＵ内の電流供給制御回路ＣＳＣＴＬに対応し、図４の電流供給制御回路ＣＳＣＴＬａに対して、設定値可変回路ＶＳＤＡＴが加わった構成となっている。それ以外の構成に関しては、図４の電流供給制御回路ＣＳＣＴＬａと同様であるため、詳細な説明は省略する。

設定値可変回路ＶＳＤＡＴは、ディジタルコンパレータブロックＤＣＭＰ＿ＢＫの差分値比較回路ＤＦＣＭＰｂ内に設けられる。ＶＳＤＡＴは、デューティ設定信号ＤＴＯＵＴが入力され、その値に応じた設定値ＳＤＡＴをディジタルコンパレータ回路ＤＣＭＰ１の一方の入力ノードに出力する。例えば、図４等で述べたＬＥＤ輝度の設定ステップ数に該当するＫの値を２５６とした場合、０≦ＤＴＯＵＴ＜Ｘの場合にはＳＤＡＴ＝３とし、Ｘ≦ＤＴＯＵＴ＜Ｙの場合にはＳＤＡＴ＝２とし、Ｙ≦ＤＴＯＵＴ＜Ｋの場合にはＳＤＡＴ＝１とする。Ｘ，Ｙは、例えば２５６を３等分した値であり、Ｘは８５（実際にはそのバイナリディジタル信号）等であり、Ｙは１７０（実際にはそのバイナリディジタル信号）等である。

通常、ＬＥＤ輝度が暗い場合ほど、そのチラツキ度合いが視覚的に認識され易くなる。そこで、図６に示すように、ＬＥＤ輝度が暗くなるにつれて（デューティ設定信号ＤＴＯＵＴが０に近づくにつれて）段階的に設定値ＳＤＡＴの値を大きくすることで、体感的なＬＥＤ輝度のチラツキを低減できる。さらに、ＬＥＤ輝度が明るい場合には、ＳＤＡＴの値を小さくすることで、ＬＥＤ輝度の設定分解能を高く保つことが可能となる。

以上、本実施の形態２のＬＥＤ制御装置を用いることで、実施の形態１の場合と同様に、代表的にはＬＥＤ輝度のチラツキを抑制可能となる。なお、設定値可変回路ＶＳＤＡＴにおける各種設定値（Ｘ，Ｙ，ＳＤＡＴ）は、実施の形態１の場合と同様に、固定値とすることも、外部設定を介した可変値とすることも可能である。また、ＶＳＤＡＴは、ここではＫの値を３等分してそれぞれに設定値ＳＤＡＴ＝１，２，３を割り付ける方式を用いたが、勿論、この分割方法や各分割単位に割り付けるＳＤＡＴの値も適宜変更可能である。

（実施の形態３）
本実施の形態３では、実施の形態１の図２で示したデューティ検出回路ＤＴＤＥＴ１の変形例について説明する。図７は、本発明の実施の形態３によるＬＥＤ制御装置において、それに含まれるデューティ検出回路の詳細な構成例を示す回路図である。図７に示すデューティ検出回路ＤＴＤＥＴ２は、図２のデューティ検出回路ＤＴＤＥＴ１と同様に、ハイレベル期間検出カウンタ回路ＨＣＵＮＴ、周期検出カウンタ回路ＣＣＵＮＴ、および除算回路ＬＯＧ＿ＤＩＶを備える。ただし、ＤＴＤＥＴ１では、ＬＯＧ＿ＤＩＶの先にディジタルコンパレータブロックＤＣＭＰ＿ＢＫが備わっていたが、その代わりに、ＤＴＤＥＴ２では、ＨＣＵＮＴとＬＯＧ＿ＤＩＶの間とＣＣＵＮＴとＬＯＧ＿ＤＩＶの間にそれぞれＤＣＭＰ＿ＢＫと同様のディジタルコンパレータブロックＤＣＭＰ＿ＢＫ１，ＤＣＭＰ＿ＢＫ２が備わっている。以下、図２との相違点に着目して説明を行う。

ディジタルコンパレータブロックＤＣＭＰ＿ＢＫ１は、レジスタ回路ＲＥＧｄ１および差分値比較回路ＤＦＣＭＰ１を備える。レジスタ回路ＲＥＧｄ１は、カウント値ＨＶＡＬ’を記憶する。ＲＥＧｄ１は、ハイレベル期間検出カウンタ回路ＨＣＵＮＴからのカウント値ＨＶＡＬが入力され、ＰＷＭ信号ＰＷＭ＿ＩＮの各周期毎に、ライトイネーブル信号ＷＥＮ１が活性状態の場合には、その記憶値（カウント値ＨＶＡＬ’）を、ＨＶＡＬで更新し、ＷＥＮ１が非活性状態の場合にはこの更新を行わない。差分値比較回路ＤＦＣＭＰ１は、ＰＷＭ＿ＩＮの各周期毎に、ＨＶＡＬをＲＥＧｄ１の記憶値（すなわちＨＶＡＬ’）と比較し、その差分値（絶対値）が予め定めた設定値ＳＤＡＴ１の範囲内である場合にはＷＥＮ１を非活性化し、範囲外である場合にはＷＥＮ１を活性化する。

ディジタルコンパレータブロックＤＣＭＰ＿ＢＫ２は、レジスタ回路ＲＥＧｄ２および差分値比較回路ＤＦＣＭＰ２を備える。レジスタ回路ＲＥＧｄ２は、カウント値ＣＶＡＬ’を記憶する。ＲＥＧｄ２は、周期検出カウンタ回路ＣＣＵＮＴからのカウント値ＣＶＡＬが入力され、ＰＷＭ信号ＰＷＭ＿ＩＮの各周期毎に、ライトイネーブル信号ＷＥＮ２が活性状態の場合には、その記憶値（カウント値ＣＶＡＬ’）を、ＣＶＡＬで更新し、ＷＥＮ２が非活性状態の場合にはこの更新を行わない。差分値比較回路ＤＦＣＭＰ２は、ＰＷＭ＿ＩＮの各周期毎に、ＣＶＡＬをＲＥＧｄ２の記憶値（すなわちＣＶＡＬ’）と比較し、その差分値（絶対値）が予め定めた設定値ＳＤＡＴ２の範囲内である場合にはＷＥＮ２を非活性化し、範囲外である場合にはＷＥＮ２を活性化する。

除算回路ＬＯＧ＿ＤＩＶは、レジスタ回路ＲＥＧｄ１，ＲＥＧｄ２からのカウント値ＨＶＡＬ’，ＣＶＡＬ’が入力され、実施の形態１等で述べたＫの値を用いて、（ＨＶＡＬ’／ＣＶＡＬ’）×Ｋを演算する。この際に、例えば小数点以下は繰り上げを行う。そして、その演算結果が、ｎビットのディジタル信号となるデューティ設定信号ＤＴＯＵＴとして出力される。

この図７のような構成例を用いても、図２の構成例と同様に、ＬＥＤ輝度のチラツキを低減可能となる。図３の動作を例とすると、図７において、例えば、設定値ＳＤＡＴ１＝５、設定値ＳＤＡＴ２＝５等とすれば、図３のカウント値ＨＶＡＬ＝１２８１の箇所が１２８０となるため、デューティ設定信号ＤＴＯＵＴ＝１２８が維持されることになる。図７の構成例は、図２の構成例と比較して、原理的には図３の暫定デューティ設定信号ＤＶＡＬにおける１２８と１２９の間の小数点部分を識別可能であるため、特に、ＰＷＭ＿ＩＮの波形品質（分解精度）が高く、そのノイズによる変化分が極めて微少である場合には有益となる。

ただし、図７の構成例は、要するに、ハイレベル期間のカウント値と周期のカウント値に対してそれぞれ独立にノイズ成分を除去するものとなっている。したがって、例えば、ＰＷＭ信号ＰＷＭ＿ＩＮのハイレベル期間および周期がノイズによって共に増大したもののデューティは増大前と変わらないような場合等で、ＳＤＡＴ１，ＳＤＡＴ２の値によってはＨＶＡＬ’およびＣＶＡＬ’の一方のみが更新され、結果的に、本来変化する必要がないＤＴＯＵＴの値が変化してしまうような事態が考えられる。このような事態を防止する観点では、デューティの変化を直接抑制する図２の構成例の方が望ましい。また、回路面積の観点でも、図７の構成例では、ｍビット（図４の例では１６ビット）を持つ２個のディジタルコンパレータブロックＤＣＭＰ＿ＢＫ１，ＤＣＭＰ＿ＢＫ２が必要となるが、図２の構成例では、ｎビット（図４の例では８ビット）を持つ１個のディジタルコンパレータブロックＤＣＭＰ＿ＢＫでよいため、有利となる。

以上、本実施の形態３のＬＥＤ制御装置を用いることで、実施の形態１等の場合と同様に、代表的にはＬＥＤ輝度のチラツキを抑制可能となる。なお、図７の構成例は、実施の形態２と組み合わせて用いることも可能である。例えば、カウント値ＣＶＡＬ’が時系列にほぼ一定であることを前提として、カウント値ＨＶＡＬ’の値に応じて設定値ＳＤＡＴ１の値を可変にしたり、あるいは、デューティ設定信号ＤＴＯＵＴの値に応じて設定値ＳＤＡＴ１，ＳＤＡＴ２の値を可変にしたり等が挙げられる。

（実施の形態４）
本実施の形態４では、実施の形態１〜実施の形態３に示したＬＥＤ制御装置の主要部を含めたＬＥＤ制御装置の全体構成例について説明する。

≪ＬＥＤ制御装置全体の概略構成≫
図８は、本発明の実施の形態４によるＬＥＤ制御装置において、その全体の構成例を示すブロック図である。図８に示すＬＥＤ制御装置ＤＲＵは、１８個の外部端子Ｐ＿ＶＩＮ，Ｐ＿ＶＣＣ，Ｐ＿ＦＳＷ，Ｐ＿ＥＡＯ，Ｐ＿ＥＮ，Ｐ＿ＩＳＥＴ，Ｐ＿ＰＷＭ，Ｐ＿ＲＦ，Ｐ＿ＧＮＤ，Ｐ＿ＦＢ１〜Ｐ＿ＦＢ６，Ｐ＿ＯＶＰ，Ｐ＿ＰＧＮＤ，Ｐ＿ＳＷを含んでいる。また、ＤＲＵは、昇圧ＤＣ−ＤＣコンバータブロックＤＣＣ＿ＢＫと、スイッチングトランジスタ（パワートランジスタ）Ｑｓｗと、電流供給制御回路ＣＳＣＴＬと、定電流供給回路ブロックＣＳ＿ＢＫと、発振回路ＯＳＣｖ，ＯＳＣｐを備えている。

ＬＥＤ制御装置ＤＲＵの外部には、昇圧ＤＣ−ＤＣコンバータブロックＤＣＣ＿ＢＫと連動して昇圧電源を生成するためのインダクタＬｖ、ショットキーバリアダイオードＳＢＤ１、容量Ｃｖが設けられる。Ｌｖは、一端が入力電源電圧（例えば５Ｖ〜２４Ｖ等）に接続され、他端が外部端子Ｐ＿ＳＷに接続される。ＳＢＤ１は、アノードがＰ＿ＳＷに接続され、カソードが出力電源ノード（出力電源電圧）ＶＯに接続される。Ｃｖは、ＶＯと接地電源電圧ＧＮＤの間に設けられる。

また、ＬＥＤ制御装置ＤＲＵの外部には、複数列（ここでは６列）のＬＥＤ群ＬＥＤ＿Ｌ１〜ＬＥＤ＿Ｌ６が設けられ、各ＬＥＤ群は、前段のカソードが後段のアノードに順次直列接続された複数のＬＥＤを備えている。ＬＥＤ＿Ｌ１は、出力電源ノードＶＯと外部端子Ｐ＿ＦＢ１の間にＶＯ側をアノードとして接続される。同様に、ＬＥＤ＿Ｌ２〜ＬＥＤ＿Ｌ６も、ＶＯと外部端子Ｐ＿ＦＢ２〜Ｐ＿ＦＢ６の間にＶＯ側をアノードとしてそれぞれ並列に接続される。ＬＥＤ＿Ｌ１〜ＬＥＤ＿Ｌ６は、特に限定はされないが、白色ＬＥＤ等であり、例えば、ノードＰＣや携帯電話機等に用いられる液晶ディスプレイのバックライト部に搭載される。

昇圧ＤＣ−ＤＣコンバータブロックＤＣＣ＿ＢＫは、内部電源電圧生成回路ＶＲＥＧ、ソフトスタート制御回路ＳＳ＿ＣＴＬ、基準電流値設定回路ＩＲＥＦ、オフセット電圧源ＶＯＦ、エラーアンプ回路ＥＡ、ＰＷＭ制御回路ＰＷＭＣＴＬ、温度検出回路ＴＳＤ、ドライバ回路ＤＲＶ、活性電流検出回路ＡＣＳ、過電圧検出回路ＯＶＰ＿ＣＭＰを備えている。ＶＲＥＧは、外部端子Ｐ＿ＶＩＮを介して入力電源電圧ＶＩＮが供給され、各種内部回路で用いる内部電源電圧ＶＣＣＩ（例えば５Ｖ等）を生成する。また、このＶＣＣＩは、外部端子Ｐ＿ＶＣＣを介して出力されると共に、Ｐ＿ＶＣＣに接続された外部容量Ｃ１によって安定化される。

ソフトスタート制御回路ＳＳ＿ＣＴＬは、外部端子Ｐ＿ＥＮからイネーブル信号が入力された際に、電圧値が段階的に上昇するソフトスタート電圧を生成する。基準電流値設定回路ＩＲＥＦは、外部端子Ｐ＿ＩＳＥＴに接続された外部抵抗Ｒｉｓｅｔに基づいて、その抵抗値に応じた基準電流を生成するための電流値設定電圧を生成する。この電流値設定電圧は、オフセット電圧源ＶＯＦに出力されると共に、後述する定電流供給回路ブロックＣＳ＿ＢＫで用いられる。

エラーアンプ回路ＥＡは、２個の（＋）入力ノードと、１個の（−）入力ノードを備える。（＋）入力ノードの一方には、ＳＳ＿ＣＴＬからのソフトスタート電圧が入力され、（＋）入力ノードの他方には、ＩＲＥＦからの電流値設定電圧に対してＶＯＦによるオフセット電圧（Ｖｓａｔ）が加算された電圧が入力される。（−）入力ノードには、ＰＷＭ制御回路ＰＷＭＣＴＬを介して出力されたフィードバック信号ＦＢが入力される。ＥＡは、２個の（＋）入力ノードのいずれか低い方の電圧を基準にフィードバック信号ＦＢの電圧を増幅し、その増幅結果をエラーアンプ信号ＥＯとして出力する。ＥＯは、ＰＷＭ制御回路ＰＷＭＣＴＬに出力されると共に外部端子Ｐ＿ＥＡＯにも出力される。Ｐ＿ＥＡＯには、ループ補償ならびに平滑化用の外部抵抗Ｒｅｏおよび外部容量Ｃｅｏが接続される。

活性電流検出回路ＡＣＳは、外部端子Ｐ＿ＳＷに流れる電流を電圧値として検出し、それを電流検出信号として出力する。ＰＷＭ制御回路ＰＷＭＣＴＬは、発振回路ＯＳＣｖからのクロック信号と、エラーアンプ信号ＥＯと、ＡＣＳからの電流検出信号を受けて、ドライバ回路ＤＲＶに向けてＰＷＭ信号ＰＷＭｖを出力する。例えば、ＯＳＣｖからのクロック信号に応じてＰＷＭｖをオンレベルに駆動し、ＡＣＳからの電流検出信号がＥＯの電圧レベルに到達した際にＰＷＭｖをオフレベルに駆動する。また、ＰＷＭＣＴＬは、外部端子Ｐ＿ＦＢ１〜Ｐ＿ＦＢ６からそれぞれ得られるフィードバック信号ＦＢ１〜ＦＢ６に基づいてフィードバック信号ＦＢを生成し、それをエラーアンプ回路ＥＡに出力する。

スイッチングトランジスタ（ここではＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））Ｑｓｗは、ソースが外部端子Ｐ＿ＰＧＮＤに、ドレインが外部端子Ｐ＿ＳＷにそれぞれ接続され、ゲートがドライバ回路ＤＲＶによって駆動される。Ｐ＿ＰＧＮＤには、スイッチングトランジスタＱｓｗ専用の接地電源電圧ＰＧＮＤが供給される。ＤＲＶは、ＰＷＭＣＴＬからのＰＷＭ信号ＰＷＭｖに応じてＱｓｗのオン・オフを制御する。

外部端子Ｐ＿ＯＶＰには、出力電源電圧ＶＯを外部抵抗Ｒ１，Ｒ２で抵抗分圧した電圧値が入力される。過電圧検出回路ＯＶＰ＿ＣＭＰは、このＰ＿ＯＶＰからの電圧値が、予め定めた比較電圧ＯＶＰ＿ＲＥＦに到達した際に過電圧検出信号を出力する。温度検出回路ＴＳＤは、ＬＥＤ制御装置ＤＲＵの異常な発熱を検出した際に、発熱検出信号を出力する。ドライバ回路ＤＲＶは、ＯＶＰ＿ＣＭＰからの過電圧検出信号またはＴＳＤからの発熱検出信号を検出した際には、トランジスタＱｓｗのスイッチング動作を停止する。

このような昇圧ＤＣ−ＤＣコンバータブロックＤＣＣ＿ＢＫを用いると、スイッチングトランジスタＱｓｗがオンの際にインダクタＬｖにエネルギーが蓄積され、Ｑｓｗがオフの際にＬｖのエネルギーがショットキーバリアダイオードＳＢＤ１を介して容量Ｃｖに供給される。そして、このような動作が所定の周波数（発振回路ＯＳＣｖのクロック周波数）で繰り返されることで、出力電源ノードＶＯに例えば３８Ｖ等といった昇圧電源が生成される。

電流供給制御回路ＣＳＣＴＬは、デューティ検出回路ＤＴＤＥＴ、ＰＷＭ信号生成回路ＰＷＭＧＥＮ、分周回路ＮＤＩＶを備えている。このＤＴＤＥＴおよびＰＷＭＧＥＮに実施の形態１〜３で述べた各種構成例が適用される。ＤＴＤＥＴは、クロック信号ＣＬＫｉ１を用いて外部端子Ｐ＿ＰＷＭから入力されたＰＷＭ信号ＰＷＭ＿ＩＮのデューティを検出する。このＣＬＫｉ１は、発振回路ＯＳＣｐから供給され、その発振周波数は、外部端子Ｐ＿ＲＦに接続された外部抵抗Ｒｆｐｗｍに応じて設定される。ＰＷＭＧＥＮは、クロック信号ＣＬＫｉ２を用いてＰＷＭ信号ＰＷＭ＿ＯＵＴを出力する。ＮＤＩＶは、ＯＳＣｐからのＣＬＫｉ１を１／Ｎ（例えばＮ＝２５６）に分周することでＣＬＫｉ２を生成する。

ＰＷＭ信号ＰＷＭ＿ＩＮおよびＰＷＭ＿ＯＵＴの周波数は、例えば、１００Ｈｚ〜２２ｋＨｚの中からそれぞれ独立に選択可能である。ＰＷＭ＿ＯＵＴの周波数（図３等の例ではＣＬＫｉ２の２５６サイクル分に相当）は、外部端子Ｐ＿ＲＦに接続された外部抵抗Ｒｆｐｗｍに基づいて設定可能となっている。ここで、ＰＷＭ＿ＯＵＴの周波数を遅く設定するほど、結果的にＣＬＫｉ１の周波数も低下することになり、ＤＴＤＥＴにおけるサンプリング精度が低下することになる。したがって、実用上は、ＰＷＭ＿ＯＵＴの周波数がＰＷＭ＿ＩＮの周波数よりも速くなるようにそれぞれの周波数を選択することが望ましい。

定電流供給回路ブロックＣＳ＿ＢＫは、複数（ここでは６個）の定電流供給回路ＣＳ［１］〜ＣＳ［６］を備えている。ＣＳ［１］は、前述した基準電流値設定回路ＩＲＥＦからの電流値設定電圧と電流供給制御回路ＣＳＣＴＬからのＰＷＭ信号ＰＷＭ＿ＯＵＴを受けて、外部端子Ｐ＿ＦＢ１に流れる電流を制御する。同様に、ＣＳ［２］〜ＣＳ［６］も、電流値設定電圧およびＰＷＭ＿ＯＵＴを受けて、それぞれ外部端子Ｐ＿ＦＢ２〜Ｐ＿ＦＢ６に流れる電流を制御する。

定電流供給回路ＣＳ［１］は、アンプ回路ＡＭＰ［１］と、トランジスタ（ここではＮチャネル型ＭＯＳＦＥＴ）Ｑ［１］と、抵抗Ｒ［１］を備えている。Ｑ［１］は、ドレインが外部端子Ｐ＿ＦＢ１に、ソースがＲ［１］の一端に、ゲートがＡＭＰ［１］の出力ノードにそれぞれ接続される。Ｒ［１］の他端は接地電源電圧ＧＮＤに接続される。ＡＭＰ［１］は、（＋）入力ノードにＩＲＥＦからの電流値設定電圧が入力され、（−）入力ノードにＱ［１］のソース電圧が入力される。また、ＡＭＰ［１］は、ＰＷＭ信号ＰＷＭ＿ＯＵＴが‘Ｈ’レベル（オンレベル）の際にはＱ［１］をオンに駆動し、‘Ｌ’レベル（オフレベル）の際にはＱ［１］をオフに駆動する。

したがって、ＣＳ［１］では、基準電流値設定回路ＩＲＥＦからの電流値設定電圧によってＱ［１］のソース電圧が設定され、これによってＲ［１］に流れる定電流の値が設定される。ＬＥＤ群ＬＥＤ＿Ｌ１には、外部端子Ｐ＿ＦＢ１を介して、ＰＷＭ＿ＯＵＴがオンレベルの際にＣＳ［１］で設定された定電流が供給され、ＰＷＭ＿ＯＵＴがオフレベルの際にこの供給が停止する。また、ＣＳ［２］〜ＣＳ［６］は、ＣＳ［１］と同様の構成となっており、それぞれ、外部端子Ｐ＿ＦＢ２〜Ｐ＿ＦＢ６を介してＬＥＤ群ＬＥＤ＿Ｌ２〜ＬＥＤ＿Ｌ６に対する定電流の供給有無を制御する。なお、前述したトランジスタＱｓｗ以外の回路における接地電源電圧ＧＮＤは、外部端子Ｐ＿ＧＮＤから供給される。

≪ＬＥＤ制御装置全体の概略レイアウト構成≫
図９は、図８のＬＥＤ制御装置ＤＲＵにおいて、その概略レイアウト構成の一例を示す平面図である。図８に示したＬＥＤ制御装置ＤＲＵは、例えば、図９に示すように１個の半導体チップＣＰ＿ＤＲＵによって形成され、図示しないＱＦＮ（Quad Flat Non leaded Package）等を代表とする半導体パッケージに搭載される。これによって、ＬＥＤ制御装置ＤＲＵの小型化等が可能となり、特に、携帯電話機やノートＰＣといった小型の電子機器において有益となる。図９のＣＰ＿ＤＲＵにおける上半分の領域では、チップ面積の約１／４を用いてトランジスタ（パワートランジスタ）Ｑｓｗが形成され、それに隣接するように、チップ面積の約１／４を用いて昇圧ＤＣ−ＤＣコンバータブロックＤＣＣ＿ＢＫが形成される。また、ＣＰ＿ＤＲＵにおける下半分の領域では、チップ面積の約１／４を用いて定電流供給回路ブロックＣＳ＿ＢＫが形成され、残りの領域に電流供給制御回路ＣＳＣＴＬおよび発振回路ＯＳＣｖ，ＯＳＣｐが適宜形成される。

また、ここでは、半導体チップＣＰ＿ＤＲＵの上側の辺に外部端子Ｐ＿ＰＷＭ，Ｐ＿ＶＩＮ，Ｐ＿ＥＡＯ，ＰＳＷに対応するパッドが順次形成され、それと対向する下側の辺に外部端子Ｐ＿ＦＢ２〜Ｐ＿ＦＢ６，Ｐ＿ＧＮＤに対応するパッドが順次形成される。ＣＰ＿ＤＲＵの右側の辺には、外部端子Ｐ＿ＰＧＮＤ，Ｐ＿ＯＶＰ，Ｐ＿ＲＦ，Ｐ＿ＦＢ１に対応するパッドが順次形成され、それと対向する左側の辺には、外部端子Ｐ＿ＶＣＣ，Ｐ＿ＥＮ，Ｐ＿ＦＳＷ，Ｐ＿ＩＳＥＴに対応するパッドが順次形成される。

このように、図８のＬＥＤ制御装置ＤＲＵを１個の半導体チップＣＰ＿ＤＲＵで形成した場合には、特に、スイッチングトランジスタＱｓｗのスイッチングに伴う電源系ノイズや、加えて定電流供給回路ブロックＣＳ＿ＢＫにおいて電流のオン・オフを繰り返すことによる電源系ノイズ等が無視できないものとなる。このようなノイズは、例えば、外部端子Ｐ＿ＰＷＭからのＰＷＭ信号ＰＷＭ＿ＩＮに重畳されたり、発振回路ＯＳＣｐの発振周波数に影響を及ぼし得る。これによって、前述したように、ＤＲＵの外部要因のみならず、内部要因によってもＰＷＭ＿ＩＮに対してノイズが乗る恐れがある。そこで、前述したような電流供給制御回路ＣＳＣＴＬを設けることが有益となる。

以上、本実施の形態４のＬＥＤ制御装置を用いることで、実施の形態１等の場合と同様に、代表的にはＬＥＤ輝度のチラツキを抑制可能となる。なお、ここでは、ＬＥＤ制御装置ＤＲＵを１つの半導体チップで実現する構成としたが、例えば、スイッチングトランジスタＱｓｗ等を別チップとし、ＳｉＰ（System in Package）技術等によって複数の半導体チップを１つの半導体パッケージに搭載する構成などとすることも勿論可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでの各実施の形態では、除算回路ＬＯＧ＿ＤＩＶならびにディジタルコンパレータブロックＤＣＭＰ＿ＢＫをそれぞれ別回路で構成したが、例えば、ＬＥＤ制御装置内にプロセッサ等を搭載し、これらの機能を、例えば、プロセッサを用いたプログラム処理で行うことも可能である。ただし、この場合、回路面積や処理速度の点で前述した各実施の形態の構成と比べて不利となる。

１ＡＤＤ ワンインクリメント回路
ＡＣＳ 活性電流検出回路
ＡＤ アンド演算回路
ＡＭＰ アンプ回路
Ｃ 容量
ＣＣＵＮＴ 周期検出カウンタ回路
ＣＬＫ クロック信号
ＣＰ＿ＤＲＵ 半導体チップ
ＣＳ 定電流供給回路
ＣＳ＿ＢＫ 定電流供給回路ブロック
ＣＳＣＴＬ 電流供給制御回路
ＤＣＣ＿ＢＫ 昇圧ＤＣ−ＤＣコンバータブロック
ＤＣＭＰ ディジタルコンパレータ回路
ＤＣＭＰ＿ＢＫ ディジタルコンパレータブロック
ＤＦＣＭＰ 差分値比較回路
ＤＲＵ ＬＥＤ制御装置
ＤＲＶ ドライバ回路
ＤＴＤＥＴ デューティ検出回路
ＤＴＯＵＴ デューティ設定信号
ＤＶＡＬ 暫定デューティ設定信号
ＥＡ エラーアンプ回路
ＥＯ エラーアンプ信号
ＦＢ フィードバック信号
ＦＦ フリップフロップ回路
ＨＣＵＮＴ ハイレベル期間検出カウンタ回路
ＨＶＡＬ，ＣＶＡＬ カウント値
ＩＶ インバータ回路
Ｌ インダクタ
ＬＥＤ＿Ｌ ＬＥＤ群
ＬＯＧ＿ＤＩＶ 除算回路
ＬＯＧ＿ＳＵＢ 減算回路
ＭＣＵ マイクロコントローラユニット
ＮＤ ナンド演算回路
ＮＤＩＶ 分周回路
ＯＳＣ 発振回路
ＯＶＰ＿ＣＭＰ 過電圧検出回路
Ｐ 外部端子
ＰＧＮＤ，ＧＮＤ 接地電源電圧
ＰＷＭ ＰＷＭ信号
ＰＷＭＣＴＬ ＰＷＭ制御回路
ＰＷＭＧＥＮ ＰＷＭ信号生成回路
Ｑ トランジスタ
Ｒ 抵抗
ＲＥＧ レジスタ回路
ＳＢＤ ショットキーバリアダイオード
ＳＤＡＴ 設定値
ＳＥＬ セレクタ回路
ＳＰＣ シリアルパラレル変換回路
ＳＳ＿ＣＴＬ ソフトスタート制御回路
ＴＳＤ 温度検出回路
ＵＰＣＵＮＴ アップカウンタ回路
ＶＩＮ 入力電源電圧
ＶＯ 出力電源ノード
ＶＯＦ オフセット電圧源
ＶＲＥＧ 内部電源電圧生成回路
ＶＳＤＡＴ 設定値可変回路
ＷＥＮ ライトイネーブル信号

Claims (12)

1. 第１電圧レベルと第２電圧レベル間で遷移する第１ＰＷＭ信号が入力される第１ノードと、
   第２ノードと、
   前記第１ＰＷＭ信号のデューティを検出し、その検出結果を反映した第４ディジタル信号を出力するデューティ検出回路と、
   前記第４ディジタル信号で指定されたデューティを持つ第２ＰＷＭ信号を生成するＰＷＭ信号生成回路と、
   前記第２ＰＷＭ信号に基づいて前記第２ノードにおける電流の供給有無を制御する電流供給回路とを備え、
   前記デューティ検出回路は、
   第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期の期間を検出し、その検出結果となる第１ディジタル信号を出力する周期検出回路と、
   前記第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期における前記第１電圧レベルの期間を検出し、その検出結果となる第２ディジタル信号を出力する第１電圧レベル期間検出回路と、
   前記第２ディジタル信号を前記第１ディジタル信号で除算した結果に基づいて前記第１ＰＷＭ信号のデューティを表す第３ディジタル信号を出力する第１演算回路と、
   前記第４ディジタル信号を記憶し、第１制御信号が活性状態の場合に前記第４ディジタル信号を前記第３ディジタル信号で更新し、前記第１制御信号が非活性状態の場合に前記更新を行わない第１レジスタ回路と、
   前記第４ディジタル信号と前記第３ディジタル信号の差分の絶対値を演算し、前記差分の絶対値が予め定めたディジタル設定値よりも大きい場合には前記第１制御信号を活性状態とし、前記差分の絶対値が前記ディジタル設定値以下の場合には前記第１制御信号を非活性状態とする差分値比較回路とを有することを特徴とするＬＥＤ制御装置。
2. 請求項１記載のＬＥＤ制御装置において、
   前記ＰＷＭ信号生成回路は、前記第１クロック信号よりも低速な第２クロック信号を用いてＫカウントの範囲内で巡回的にカウント動作を行い、そのカウント値が前記第４ディジタル信号に達した際に電圧レベルの遷移を行うことで前記第２ＰＷＭ信号を生成し、
   前記第１演算回路は、前記第２ディジタル信号を前記第１ディジタル信号で除算した結果に対して前記Ｋの値を乗算することで前記第３ディジタル信号を出力することを特徴とするＬＥＤ制御装置。
3. 請求項１記載のＬＥＤ制御装置において、
   前記ＬＥＤ制御装置は、更に、昇圧ＤＣ−ＤＣコンバータの構成要素となるスイッチングトランジスタならびに前記スイッチングトランジスタのオン・オフをＰＷＭ制御するＰＷＭ制御回路を備え、
   前記デューティ検出回路、前記ＰＷＭ信号生成回路、前記電流供給回路、前記スイッチングトランジスタおよび前記ＰＷＭ制御回路は、一つの半導体チップで形成されることを特徴とするＬＥＤ制御装置。
4. 請求項３記載のＬＥＤ制御装置において、
   前記第２ノードには、外部部品として液晶ディスプレイのバックライト用のＬＥＤが接続され、
   前記ＬＥＤの電源電圧は、前記昇圧ＤＣ−ＤＣコンバータを用いて生成されることを特徴とするＬＥＤ制御装置。
5. 請求項１記載のＬＥＤ制御装置において、
   前記差分値比較回路で用いる前記ディジタル設定値は、可変設定可能となっていることを特徴とするＬＥＤ制御装置。
6. 請求項１記載のＬＥＤ制御装置において、
   前記差分値比較回路は、更に、前記第４ディジタル信号が表す値の大きさに応じて前記ディジタル設定値の値を変化させるディジタル設定値可変回路を有することを特徴とするＬＥＤ制御装置。
7. 第１電圧レベルと第２電圧レベル間で遷移する第１ＰＷＭ信号が入力される第１ノードと、
   第２ノードと、
   前記第１ＰＷＭ信号のデューティを検出し、その検出結果を反映した第５ディジタル信号を出力するデューティ検出回路と、
   前記第５ディジタル信号で指定されたデューティを持つ第２ＰＷＭ信号を生成するＰＷＭ信号生成回路と、
   前記第２ＰＷＭ信号に基づいて前記第２ノードにおける電流の供給有無を制御する電流供給回路とを備え、
   前記デューティ検出回路は、
   第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期の期間を検出し、その検出結果となる第１ディジタル信号を出力する周期検出回路と、
   前記第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期における前記第１電圧レベルの期間を検出し、その検出結果となる第２ディジタル信号を出力する第１電圧レベル期間検出回路と、
   第３ディジタル信号を記憶し、第１制御信号が活性状態の場合に前記第３ディジタル信号を前記第１ディジタル信号で更新し、前記第１制御信号が非活性状態の場合に前記更新を行わない第１レジスタ回路と、
   第４ディジタル信号を記憶し、第２制御信号が活性状態の場合に前記第４ディジタル信号を前記第２ディジタル信号で更新し、前記第２制御信号が非活性状態の場合に前記更新を行わない第２レジスタ回路と、
   前記第３ディジタル信号と前記第１ディジタル信号の差分の絶対値を演算し、前記差分の絶対値が予め定めた第１ディジタル設定値よりも大きい場合には前記第１制御信号を活性状態とし、前記差分の絶対値が前記第１ディジタル設定値以下の場合には前記第１制御信号を非活性状態とする第１差分値比較回路と、
   前記第４ディジタル信号と前記第２ディジタル信号の差分の絶対値を演算し、前記差分の絶対値が予め定めた第２ディジタル設定値よりも大きい場合には前記第２制御信号を活性状態とし、前記差分の絶対値が前記第２ディジタル設定値以下の場合には前記第２制御信号を非活性状態とする第２差分値比較回路と、
   前記第４ディジタル信号を前記第３ディジタル信号で除算した結果に基づいて前記第５ディジタル信号を出力する第１演算回路とを有することを特徴とするＬＥＤ制御装置。
8. 請求項７記載のＬＥＤ制御装置において、
   前記ＰＷＭ信号生成回路は、前記第１クロック信号よりも低速な第２クロック信号を用いてＫカウントの範囲内で巡回的にカウント動作を行い、そのカウント値が前記第５ディジタル信号に達した際に電圧レベルの遷移を行うことで前記第２ＰＷＭ信号を生成し、
   前記第１演算回路は、前記第４ディジタル信号を前記第３ディジタル信号で除算した結果に対して前記Ｋの値を乗算することで前記第５ディジタル信号を出力することを特徴とするＬＥＤ制御装置。
9. 請求項７記載のＬＥＤ制御装置において、
   前記第１および第２差分値比較回路で用いる前記第１および第２ディジタル設定値は、それぞれ可変設定可能となっていることを特徴とするＬＥＤ制御装置。
10. 第１電圧レベルと第２電圧レベル間で遷移する第１ＰＷＭ信号が入力され、前記第１ＰＷＭ信号と異なる周波数を持ち、前記第１ＰＷＭ信号のデューティを反映させた第２ＰＷＭ信号を生成し、前記第２ＰＷＭ信号を用いてＬＥＤの輝度を制御するＬＥＤ制御方法であって、
    第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期の期間を第１ディジタル信号として検出する第１ステップと、
    前記第１クロック信号を用いたカウント動作によって前記第１ＰＷＭ信号の１周期における前記第１電圧レベルの期間を第２ディジタル信号として検出する第２ステップと、
    前記第２ディジタル信号を前記第１ディジタル信号で除算し、その結果に基づいて前記第１ＰＷＭ信号のデューティを第３ディジタル信号として算出する第３ステップと、
    第４ディジタル信号を記憶し、前記第４ディジタル信号と前記第３ディジタル信号の差分の絶対値を演算し、前記差分の絶対値が予め定めたディジタル設定値よりも大きい場合には前記第４ディジタル信号を前記第３ディジタル信号で更新し、前記ディジタル設定値以下の場合には前記第４ディジタル信号の更新を行わない第４ステップと、
    前記第４ディジタル信号に基づいたデューティを持つ第２ＰＷＭ信号を生成する第５ステップとを有することを特徴とするＬＥＤ制御方法。
11. 請求項１０記載のＬＥＤ制御方法において、
    前記第５ステップでは、前記第１クロック信号よりも低速な第２クロック信号を用いてＫカウントの範囲内で巡回的にカウント動作が行われ、そのカウント値が前記第４ディジタル信号に達した際に電圧レベルの遷移を行うことで前記第２ＰＷＭ信号が生成され、
    前記第３ステップでは、前記第２ディジタル信号を前記第１ディジタル信号で除算した結果に対して前記Ｋの値を乗算することで前記第３ディジタル信号が算出されることを特徴とするＬＥＤ制御方法。
12. 請求項１０記載のＬＥＤ制御方法において、
    更に、前記第４ディジタル信号が表す値の大きさに応じて前記第４ステップで用いる前記ディジタル設定値の値を変化させる第６ステップを有することを特徴とするＬＥＤ制御方法。

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