JPH06188734A - 複数個の受け取られたアナログ信号を複数個の出力ディジタル信号に変換するための装置および変換の速度を増大させるためのシステム - Google Patents

複数個の受け取られたアナログ信号を複数個の出力ディジタル信号に変換するための装置および変換の速度を増大させるためのシステム

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JPH06188734A
JPH06188734A JP21134293A JP21134293A JPH06188734A JP H06188734 A JPH06188734 A JP H06188734A JP 21134293 A JP21134293 A JP 21134293A JP 21134293 A JP21134293 A JP 21134293A JP H06188734 A JPH06188734 A JP H06188734A
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ミキ・ゼット・モイヤル
Brett Stewart
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Abstract

(57)【要約】 【目的】 複数個の受け取られたアナログ信号を複数個
の出力ディジタル信号に変換するための装置を提供す
る。 【構成】 上記の装置は、第１の変換セクションと第２
の変換セクションとによってディジタル信号の最上位お
よび最下位セグメントを発生するアナログ−ディジタル
変換ユニット（１１４）、受け取られたアナログ信号の
サンプルをアナログ−ディジタル変換ユニット（１１
４）に出す多重化ユニット（１１２）、ならびに出力デ
ィジタル信号の発生のために最上位および最下位セグメ
ントを結合する結合手段（１１５）を含む。多重化ユニ
ット（１１２）で受け取られたアナログ信号は第１のク
ロック信号に応答して変換ユニット（１１４）の第１の
変換セクションへ、および第２のクロック信号に応答し
て第２の変換セクションへ送られる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】ディジタル信号処理装置の使用の多くで
は、ディジタル信号プロセッサによって処理されるべき
元の情報はアナログ形式で受け取られ、したがってディ
ジタル信号プロセッサによる使用のためには、受け取ら
れたアナログ信号のディジタル表現へ変換されなければ
ならない。このような変換は、受け取られたアナログ信
号の連続的なサンプルをとり、各々の連続的なサンプル
を、最下位ビットから最上位ビットまで階層的に配列さ
れる複数個のディジットまたはビットからなる、ディジ
タルのワードまたはバイトに変換することによって通常
行なわれる。サンプリング速度、または変換のスピード
は、連続するディジタルバイトによる受け取られたアナ
ログ信号の表現の正確さに直接関係する。したがって、
受け取られたアナログ信号をより頻繁にサンプリングし
かつ変換することで、受け取られたアナログ信号をより
正確に表現する変換器装置のディジタル信号出力を含む
連続的なディジタルバイトがもたらされる。
【０００２】変換のスピードまたはサンプリング速度
は、多重チャネルアナログ信号入力を扱う場合、受け取
られたアナログ信号のディジタル表現の正確さにおいて
さらにより重大な要素となる。多重チャネルアナログ入
力は、たとえばディスクドライブのようなコンピュータ
記憶装置のための読取ヘッドを制御する動き制御装置を
動作させるのに必要であろう。そのような動き制御装置
は、少なくとも２つの次元で、すなわち記憶装置から運
ばれたデータを表現するため、および記憶装置の中の記
憶の所与のトラック内の正しい位置を検知するため、な
らびに時折りは他のパラメータを制御または監視するた
めに、読取ヘッドの動きを制御するためのアナログ信号
を必要とする。
【０００３】したがって、アナログ−ディジタル変換装
置のためのサンプリングのスピードを増大させて（かつ
ひいては変換のスピードを増大させて）、受け取られた
アナログ信号のディジタル表現における正確さを高めか
つアナログ信号へのディジタル装置の応答性を増すこと
には、利点がある。
【０００４】この発明は、多重化装置と協働的に動作し
てアナログ入力を変換器装置の様々な部分に多重化し、
増大したサンプリング速度、増大した変換スピード、お
よび増大した応答性を提供する、分割されたアナログ−
ディジタル変換装置を提供する。
【０００５】
【発明の概要】この発明は、それぞれのアナログ信号が
各入力チャネルに受け取られてそれぞれの出力ディジタ
ル信号に変換される、複数個の受け取られたアナログ信
号を複数個の出力ディジタル信号に変換するための装置
である。
【０００６】この装置は受け取られたアナログ信号のサ
ンプルをそのサンプルのディジタル表現に変換するため
のアナログ−ディジタル変換ユニットを含む。サンプル
のディジタル表現は、最下位ビットから最上位ビットま
で階層的に配列された、予め定められた数のディジット
またはビットを有する。アナログ−ディジタル変換ユニ
ットは、ディジタル表現の最上位セグメントを発生させ
るための第１の変換セクションと、ディジタル表現の最
下位セグメントを発生させるための第２の変換セクショ
ンとを含む。最上位セグメントはｍ個のディジタル表現
の上位ディジットからなり、最下位セグメントは（ｎ−
ｍ）個のディジタル表現の下位ディジットからなる。こ
こでいうｎは、ディジタル表現の中のディジットの数で
ある。
【０００７】この装置は、複数個の受け取られたアナロ
グ信号のサンプルをアナログ−ディジタル変換ユニット
に出すための多重化ユニットをさらに含む。各アナログ
信号はそれぞれの入力チャネルを経由して多重化ユニッ
トによって受け取られ、多重化ユニットはアナログ−デ
ィジタル変換ユニットに動作的に接続されてアナログ信
号を予め定められたシーケンスで変換ユニットに送る。
各アナログ信号は第１のクロック信号に応答して第１の
サンプルパケットで変換ユニットの第１の変換セクショ
ンに送られ、第２のクロック信号に応答して第２のサン
プルパケットで変換ユニットの第２の変換セクションに
送られる。第２のクロック信号は、好ましくは第１のサ
ンプルパケットと第２のサンプルパケットとが本質的に
アナログ信号の同じサンプルであるようにアナログ信号
の周期に対して十分に短い時間の間に第１のクロック信
号に追随する。
【０００８】この装置は、最上位セグメントをそれぞれ
のディジタル表現の最下位セグメントに結合して、出力
ディジタル信号を発生させるための結合ユニットをさら
に含む。
【０００９】したがってこの発明の利点は、ディジタル
表現の最上位セグメントを発生させるための第１の変換
セクションとディジタル表現の最下位セグメントを発生
させるための第２の変換セクションとを用いる、分割さ
れたアナログ−ディジタル変換器を使用する、複数個の
受け取られたアナログ信号を複数個の出力ディジタル信
号に変換するための装置を提供することである。
【００１０】この発明のさらなる利点は、第１のクロッ
ク信号に応答して変換ユニットの第１の変換セクション
への第１のサンプルパケットで、および第２のクロック
信号に応答して変換ユニットの第２の変換セクションへ
の第２のサンプルパケットで複数個のアナログ信号を分
割された変換器ユニットに与えるためのマルチプレクサ
入力ユニットを使用する、複数個の受け取られたアナロ
グ信号を複数個の表現的な（representative）出力ディ
ジタル信号に変換するための装置を提供することであ
る。
【００１１】この発明のさらなる目的および特徴は、こ
の発明の好ましい実施例を表わす添付の図面と関連させ
て後述の説明および前掲の特許請求の範囲を考慮すれ
ば、明らかになるであろう。
【００１２】
【発明の詳しい説明】図１は先行技術のアナログ−ディ
ジタル変換システムの概略的なブロック図である。図１
では、アナログ−ディジタル変換システム１０が、マル
チプレクサ１２、およびディジタル信号バス１８を経由
してディジタル信号プロセッサ装置１６へディジタル入
力を与える変換装置１４を含むものとして表わされてい
る。変換装置１４は、当業者には２段ハーフフラッシュ
（two-stage half flash）アナログ−ディジタル変換器
としてよく知られているタイプのものであってよい。し
たがって、変換装置１４は第１段２０および第２段２２
を含み、第１段２０と動作的に接続される入力線２４上
に入力されるアナログ信号を受ける。変換装置１４は典
型的には「受け取られたアナログ信号を表わすディジタ
ル信号出力を発生するための装置（Apparatus for Gene
rating a Digital Signal Output Representative of a
Received Analog Signal)」として１９９２年５月１４
日に出願され、本願の譲受人に譲渡された同時係属中の
出願連続番号第０７／８８２，６６６号で説明されるタ
イプの変換器でよい。変換装置１４はクロック信号φ2
によってクロックされ、入力線２４を経由して受け取ら
れたアナログ信号のサンプルを表わす、ディジタル信号
線１８に出力されるディジタル信号を生成するのに２つ
のクロック期間をかける。
【００１３】マルチプレクサ１２は、多重チャネル、す
なわちチャネル１、チャネル２、チャネル３、およびチ
ャネル４と入力線２４との間の動作的接続をそれぞれス
イッチ２６、２８、３０、および３２を介して提供す
る。スイッチ２６、２８、３０、および３２は各々がク
ロック信号φ1 によって個別に作動可能であり、典型的
にはクロック信号φ1 によって連続的かつ周期的に作動
させられて入力線２４にチャネル１、２、３および４で
現われるアナログ信号の連続的なサンプルを出す。
【００１４】図２は図１で表わされる先行技術のアナロ
グ−ディジタル変換システムとともに使用するのに適し
ているアナログ−ディジタル変換器の構造の概略的なブ
ロック図である。図２では、入力線２４は入力線２４を
経由して受け取られたアナログ信号サンプルのディジタ
ル表現の最上位ビットセグメントを発生してその最上位
ビットセグメントをバス５４を経由して論理ユニット５
２へ出す、最上位ビットアナログ−ディジタル変換器ユ
ニット５０と動作的に接続される。
【００１５】最上位ビットセグメントは入力線２４を経
由して受け取られたアナログ信号サンプルのディジタル
表現のｍ個の上位ビットからなる。論理ユニット５２は
バス５８を経由して最上位ビットセグメントを最下位ビ
ットアナログ−ディジタル変換器ユニット５６へ送る。
最下位ビットアナログ−ディジタル変換器ユニット５６
は、入力線２４を経由して受け取られたアナログ信号サ
ンプルのディジタル表現の最下位ビットセグメントを、
バス６２を経由して論理ユニット６０へ発生する。最下
位ビットセグメントは入力線２４を経由して受け取られ
たアナログ信号サンプルのディジタル表現の（ｎ−ｍ）
個の下位ビットからなり、ここでいうｎはディジタル表
現の中のビットの数に等しい。論理ユニット６０はバス
６４を経由して論理ユニット５２からの最上位ビットセ
グメントをも受信する。論理ユニット６０はバス６４を
経由して受け取られた最上位ビットセグメントとバス６
２を経由して受け取られた最下位ビットセグメントとを
用いて、入力線２４で受け取られたアナログ信号のサン
プルを表わすディジタル信号バス１８上のディジタル出
力信号を発生する。
【００１６】図３は図１で示される先行技術のアナログ
−ディジタル変換システムの動作を表わすタイミング図
である。図３では、時間ｔ0 とｔ1 との間のクロック信
号φ 1 によってスイッチ２６を作動させてチャネル１で
アナログ信号サンプルがとられる。クロック信号φ2 は
変換器ユニット１４をクロックして、このように入力線
２４を経由して与えられたアナログサンプルのアナログ
からディジタルへの変換を開始する。入力線２４で出さ
れたアナログ信号サンプルの変換は、図２で示されたア
ナログ−ディジタル変換器ユニットの実施例では、２つ
の時間期間かかるので、チャネル１からスイッチ２６を
経由して入力線２４で受け取られたアナログ信号サンプ
ルの変換は図３の時間ｔ2 で完了する。
【００１７】クロック信号φ1 は時間ｔ2 でスイッチ２
８に選択的に与えられ、それによりチャネル２を経由し
て受け取られたアナログ信号をサンプルし、かつそのア
ナログ信号サンプルを入力線２４を経由して変換ユニッ
ト１４に与える。変換ユニット１４は時間期間ｔ2 −ｔ
3 の間にクロック信号φ2 によってクロックされ、入力
線２４を経由して受け取られるチャネル２からのアナロ
グ信号のサンプルは時間ｔ4 でディジタル信号バス１８
で現われるディジタル出力信号に完全に変換される。
【００１８】スイッチ３０は時間ｔ4 でクロック信号φ
1 によって選択的に作動させられ、それによってチャネ
ル３で受け取られたアナログ信号サンプルを入力線２４
に、その後クロック信号φ2 によってクロックされる変
換ユニット１４へ与え、チャネル３からの入力線２４を
経由して受け取られたアナログ信号サンプルのディジタ
ルへの変換は時間ｔ6 で完了する。
【００１９】スイッチ３２は時間ｔ6 でクロック信号φ
1 によって選択的に作動させられ、それによってチャネ
ル４に現われるアナログ信号サンプルを入力線２４に与
え、その後変換ユニット１４に与える。変換ユニット１
４はクロック信号φ2 によってクロックされ、チャネル
４から入力線２４を経由して受け取られたアナログ信号
サンプルのディジタルへの変換は時間ｔ8 で完了する。
【００２０】マルチプレクサ１２の順次周期作動構成に
従って、スイッチ２６は時間ｔ8 でクロック信号φ1 に
よって再び作動させられてチャネル１に現われるアナロ
グ信号をサンプルし、そのアナログ信号サンプルを入力
線２４に与え、その後変換のために変換ユニット１４に
与える。
【００２１】このようにして、チャネル１から４で受け
取られたアナログ信号のサンプルの変換は図１で示され
た先行技術の装置によって８つの時間期間の所与のチャ
ネル多重化周期で、すなわち間隔ｔ0 −ｔ8 の間に完了
される。
【００２２】図４はこの発明の好ましい実施例の概略的
ブロック図である。図４では、アナログ−ディジタル変
換器システム１１０はマルチプレクサ１１２、変換ユニ
ット１１４、およびディジタル信号をディジタル信号バ
ス１１８を経由してディジタル信号プロセッサ１１６へ
与えるための結合ユニット１１５からなる。変換ユニッ
ト１１４は第１の変換セクション１２０と第２の変換セ
クション１２２とを含み、第１の変換セクション１２０
はクロック信号φ3 によってクロックされ、第２の変換
セクション１２２はクロック信号φ4 によってクロック
される。アナログ信号サンプルはアナログ入力線１２４
ａを経由して第１の変換セクション１２０によって受信
され、第２の変換セクション１２２はアナログ入力線１
２４ｂを経由してアナログ信号サンプルを受信する。
【００２３】マルチプレクサ１１２はチャネル１、チャ
ネル２、チャネル３、およびチャネル４からの受け取ら
れたアナログ信号を収容し、これらのそれぞれのアナロ
グ信号を別個にサンプルしてアナログ信号サンプルを第
１の変換セクション１２０および第２の変換セクション
１２２に与えこれらのる。このようにして、チャネル１
を経由して届く受け取られたアナログ信号はサンプルさ
れ、アナログ信号サンプルがクロック信号φ1 に応答し
てスイッチ１２６を通り第１の変換セクション１２０に
与えられてサンプルされ、また第２の変換セクション１
２２にはアナログ信号サンプルはクロック信号φ2 に応
答してスイッチ１２７を経由し与えられる。チャネル２
を経由して届く受け取られたアナログ信号はサンプルさ
れ、アナログ信号のサンプルがクロック信号φ1 に応答
してスイッチ１２８を経由し第１の変換セクション１２
０に与えられてサンプルされ、第２の変換セクション１
２２にはアナログ信号のサンプルはクロック信号φ2 に
応答してスイッチ１２９を経由し与えられる。チャネル
３を経由して届く受け取られたアナログ信号はサンプル
され、アナログ信号サンプルがクロック信号φ1 に応答
してスイッチ１３０を経由し第１の変換セクション１２
０に与えられてサンプルされ、第２の変換セクション１
２２にはアナログ信号のサンプルはクロック信号φ2 に
応答してスイッチ１３１を経由し与えられる。チャネル
４を経由して届く受け取られたアナログ信号はサンプル
され、アナログ信号のサンプルがクロック信号φ1 に応
答してスイッチ１３２を経由して第１の変換セクション
１２０に与えられてサンプルされ、第２の変換セクショ
ン１２２にはアナログ信号のサンプルはクロック信号φ
2 に応答してスイッチ１３３経由で与えられる。
【００２４】チャネル１ないし４を経由して届く受け取
られたアナログ信号（アナログ入力線１２４ａを経由し
てアナログ信号サンプルとして変換ユニット１１４によ
って受け取られる）のディジタル表現の最上位ビットセ
グメントは、第１の変換セクション１２０からバス１３
４経由で結合ユニット１１５に送られる。チャネル１な
いし４を経由して届く受け取られたアナログ信号（アナ
ログ入力線１２４ｂ経由でアナログ信号サンプルとして
変換ユニット１１４によって受け取られる）のディジタ
ル表現の最下位ビットセグメントは第２の変換セクショ
ン１２２からバス１３６経由で結合ユニット１１５に送
られる。結合ユニット１１５はバス１３４を経由して受
け取られた最上位ビットセグメントとバス１３６を経由
して受け取られた最下位ビットセグメントとを結合し、
チャネル１ないし４およびアナログ入力線１２４ａと１
２４ｂとを経由して届く各アナログ信号サンプルのため
のディジタル表現をディジタル信号バス１１８に生成し
てディジタル信号プロセッサ１１６に与える。
【００２５】図５は図４で示されたこの発明の好ましい
実施例とともに使用するのに適しているアナログ−ディ
ジタル変換器の概略的ブロック図である。図５では、ア
ナログ入力線１２４ａが第１の変換器セクション１２０
の最上位ビットアナログ−ディジタル変換器１５０に与
えられる。最上位ビットアナログ−ディジタル変換器ユ
ニット１５０はアナログ入力線１２４ａを経由して受け
取られたアナログ信号サンプルのアナログ表現における
最上位ビットセグメントを発生し、その最上位ビットセ
グメントをバス１５４を経由して論理ユニット１５２に
運ぶ。論理ユニット１５２は最上位ビットセグメントの
情報をバス１５８経由で、最下位ビットアナログ−ディ
ジタル変換器ユニット１５６に与える。最下位ビットア
ナログ−ディジタル変換器ユニット１５６は、アナログ
入力線１２４ｂ経由でアナログ入力線１２４ｂにスイッ
チ１２７、１２９、１３１または１３３を経由してクロ
ックされてチャネル１ないし４のうち１つに現われるア
ナログ信号のサンプルをも受信する。最下位ビットアナ
ログ−ディジタル変換器ユニット１５６はアナログ入力
線１２４ｂ経由で受け取られたアナログ信号サンプルの
ディジタル表現における最下位ビットセグメントを発生
し、その最下位ビットセグメントをバス１６２経由で論
理ユニット１６０へ運ぶ。
【００２６】最上位ビットセグメントは特定のアナログ
信号サンプルのディジタル表現のｍ個の上位ビットから
なる。最下位ビットセグメントは特定のアナログ信号サ
ンプルのディジタル表現の（ｎ−ｍ）個の下位ビットか
らなり、ここでいうｎはディジタル表現におけるビット
の数に等しい。クロック信号φ1 とクロック信号φ2と
が各チャネル１から４で受け取られたアナログ信号を交
互にサンプルする頻度は、受け取られたアナログ信号の
それぞれに対し、第１のサンプルパケット（クロック信
号φ1 に応答して第１の変換セクション１２０に与えら
れるアナログ信号サンプル）と第２のサンプルパケット
（クロック信号φ2 に応答して第２の変換セクション１
２２に与えられるアナログ信号サンプル）とが、サンプ
ルされるそれぞれの受け取られたアナログ信号の本質的
に同時発生のサンプルになるよう、チャネル１から４の
受け取られたアナログ信号の頻度に対して好ましくは十
分に高い。
【００２７】結合ユニット１１５はバス１３４を経由し
て最上位ビットセグメントを受け取り、かつバス１３６
を経由して最下位ビットセグメントを受け取って、クロ
ック信号φ1 およびφ2 によって現在変換ユニット１１
４にクロックされるチャネル１ないし４のうちそれぞれ
１つに到達する受け取られたアナログ信号のディジタル
表現をディジタル信号バス１１８に発生する。
【００２８】好ましくは、マルチプレクサ１１２のクロ
ック構成は順次に対にされた周期的なクロックなので、
そのクロックパターンは一般的に次のように起こる。す
なわちチャネル１・φ1 、チャネル１・φ2 、チャネル
２・φ1 、チャネル２・φ2、チャネル３・φ1 、チャ
ネル３・φ2 、チャネル４・φ1 、チャネル４・φ2、
チャネル１・φ1 ・・・と、周期的に続くのである。
【００２９】したがって、図４で示されたこの発明の好
ましい実施例の動作を示すタイミング図である、図６を
参照すると、チャネル１を経由して届く受け取られたア
ナログ信号は、クロック信号φ1 に応答してサンプルさ
れ、アナログ信号サンプルはスイッチ１２６とアナログ
入力線１２４ａとを経由して第１の変換セクション１２
０に与えられる。第１の変換セクション１２０はクロッ
ク信号φ3 でクロックされ、アナログ入力線１２４ａを
経由して受け取られたアナログ信号サンプルの、そのデ
ィジタル表現の最上位ビットセグメントへの変換は１つ
の周期すなわち間隔ｔ0 −ｔ1 の間に完了する。時間ｔ
1 では、チャネル１経由で届くアナログ信号はクロック
信号φ2 に応答してサンプルされ、アナログ信号サンプ
ルはスイッチ１２７とアナログ入力線１２４ｂとを経由
して変換ユニット１１４の第２の変換セクション１２２
に与えられる。第２の変換セクション１２２は１つのク
ロック周期すなわち間隔ｔ1 −ｔ2 でアナログ入力線１
２４ｂを経由して受け取られたアナログ信号サンプルを
表現する最下位ビットセグメントを発生させる。同時に
（すなわち間隔ｔ1 −ｔ2 の間に）、チャネル２を経由
して届く受け取られたアナログ信号はクロック信号φ1
に応答してサンプルされ、アナログ信号サンプルはスイ
ッチ１２８とアナログ入力線１２４ａとを経由して変換
ユニット１１４の第１の変換セクション１２０に与えら
れ、そのアナログ信号サンプルのディジタル表現におけ
る最上位ビットセグメントはクロック信号φ3 に応答し
て間隔ｔ1 −ｔ2 の間に第１の変換セクション１２０に
よって発生される。
【００３０】時間ｔ2 では、チャネル２経由で届く受け
取られたアナログ信号はクロック信号φ2 に応答してサ
ンプルされ、アナログ信号サンプルはスイッチ１２９と
アナログ入力線１２４ｂとを経由して変換ユニット１１
４の第２の変換セクション１２２に与えられる。第２の
変換セクション１２２は間隔ｔ2 −ｔ3 の間にそのアナ
ログ信号サンプルのディジタル表現における最下位ビッ
トセグメントを発生させる。同時に、チャネル３を経由
して届く受け取られたアナログ信号はクロック信号φ1
に応答してサンプルされ、アナログ信号サンプルはスイ
ッチ１３０とアナログ入力線１２４ａとを経由して変換
ユニット１１４の第１の変換セクション１２０に与えら
れる。第１の変換セクション１２０は間隔ｔ2 −ｔ3 の
間にそのアナログ信号サンプルのディジタル表現におけ
る最上位ビットセグメントを発生させる。
【００３１】時間ｔ3 では、チャネル３を経由して届く
受け取られたアナログ信号はクロック信号φ2 に応答し
てサンプルされ、アナログ信号サンプルはスイッチ１３
１とアナログ入力線１２４ｂとを経由して変換ユニット
１１４の第２の変換セクション１２２に与えられる。第
２の変換セクション１２２は間隔ｔ3 −ｔ4 の間にクロ
ック信号φ4 に応答してそのアナログ信号サンプルのデ
ィジタル表現における最下位ビットセグメントを発生さ
せる。同時に、チャネル４を経由して届く受け取られた
アナログ信号はクロック信号φ1 に応答してサンプルさ
れ、アナログ信号サンプルがスイッチ１３２とアナログ
入力線１２４ａとを経由して変換ユニット１１４の第１
の変換セクション１２０に与えられる。第１の変換セク
ション１２０は間隔ｔ3 −ｔ4 の間にクロック信号φ3
に応答してそのアナログ信号サンプルのディジタル表現
における最上位ビットセグメントを発生させる。
【００３２】時間ｔ4 では、チャネル４を経由して届く
受け取られたアナログ信号はクロック信号φ2 に応答し
てサンプルされ、アナログ信号のサンプルはスイッチ１
３３とアナログ入力線１２４ａとを経由して変換ユニッ
ト１１４の第２の変換セクション１２２に与えられる。
第２の変換セクション１２２は間隔ｔ4 −ｔ5 の間にそ
のアナログ信号のディジタル表現における最下位ビット
セグメントを発生させる。同時に、マルチプレクサ１１
２の周期動作がクロックシグナルφ1 に応答してチャネ
ル１を経由して届く受け取られたアナログ信号をサンプ
ルし、アナログ信号サンプルをスイッチ１２６とアナロ
グ入力線１２４ａとを経由して変換ユニット１１４の第
１の変換セクション１２０に与える。第１の変換セクシ
ョン１２０は間隔ｔ4 −ｔ5 の間にクロック信号φ3 に
応答してそのアナログ信号サンプルのディジタル表現に
おける最上位セグメントを発生させる。変換器システム
１１０の動作は、図６で示されるように、周期的な態様
で続く。
【００３３】したがって、チャネル１ないし４に現われ
る受け取られたアナログ信号の変換の完全な周期は、５
つの時間期間の間で、すなわち間隔ｔ0 −ｔ5 の間に完
了するということがわかる。変換ユニット１１４を分割
し、第１の変換セクション１２０と第２の変換セクショ
ン１２２とを個々のクロック信号φ3 およびφ4 に応答
して独立的に使用することにより、および独立したクロ
ック信号φ1 およびφ 2 に応答してマルチプレクサ１１
２によりアナログ信号の分割付与を図ることにより、変
換に費やされる時間の著しい節約（すなわちサンプリン
グ速度の増大）がこの発明の装置で達成される。
【００３４】図７はこの発明の代替的な実施例の概略的
ブロック図である。この発明に対する理解を促進するた
めに、図４と図７とを比較するにあたって同様な要素は
同様な参照番号によって識別される。したがって図７で
は、アナログ−ディジタル変換器システム１１１は第１
のマルチプレクサ１１２と第２のマルチプレクサ１１
３、変換ユニット１１４、およびディジタル信号をディ
ジタル信号バス１１８を経由してディジタル信号プロセ
ッサへ与えるための結合ユニット１１５からなる。変換
器ユニット１１４は第１の変換セクション１２０と第２
の変換セクション１２２とを含み、第１の変換セクショ
ン１２０はクロック信号φ3 によってクロックされ、第
２の変換セクション１２２はクロック信号φ4 によって
クロックされる。アナログ信号サンプルはアナログ入力
線１２４ａ経由で第１の変換セクション１２０によって
受け取られ、第２の変換セクション１２２はアナログ入
力線１２４ｂ経由でアナログ信号サンプルを受け取る。
第１のマルチプレクサ１１２はチャネル１、チャネル
２、チャネル３、およびチャネル４からの受け取られた
アナログ信号を収容、それらの各アナログ信号を個別に
サンプルして線１２３にアナログ信号サンプルを与え
る。アナログ入力線１２４ａは線１２３と接続されてお
り、サンプルホールド回路の形の第２の多重化ユニット
１１３は線１２３を経由して信号を受け取り、クロック
信号φ2 に応答して、線１２３経由で受け取られた信号
のサンプルをアナログ入力線１２４ｂ経由で第２の変換
セクション１２２に与える。
【００３５】したがって、チャネル１を経由して届く受
け取られたアナログ信号はサンプルされ、アナログ信号
サンプルはクロック信号φ1 に応答してスイッチ１２６
を通り線１２３に与えられる。チャネル２を経由して届
く受け取られたアナログ信号はサンプルされ、アナログ
信号サンプルはクロック信号φ1 に応答してスイッチ１
２８経由で線１２３に与えられる。チャネル３を経由し
て届く受け取られたアナログ信号はサンプルされ、アナ
ログ信号サンプルはクロック信号φ1 に応答してスイッ
チ１３０経由で線１２３に与えられる。チャネル４を経
由して届く受け取られたアナログ信号はサンプルされ、
アナログ信号サンプルはクロック信号φ 1 に応答してス
イッチ１３２経由で線１２３に与えられる。チャネル１
ないし４経由で届く受け取られたアナログ信号（線１２
３からアナログ入力線１２４ａ経由でアナログ信号サン
プルとして変換ユニット１１４によって受け取られる）
のディジタル表現における最上位ビットセグメントは、
第１の変換セクション１２０からバス１３４を経由して
結合ユニット１１５へ送られる。チャネル１ないし４経
由で届く受け取られたアナログ信号（線１２３からサン
プルホールド回路１１３によって受け取られる）のディ
ジタル表現における最下位ビットセグメントはサンプル
ホールド回路１１３から線１２４ｂ経由で変換ユニット
１１４の第２の変換セクション１２２に送られる。これ
らの最下位ビットセグメントは、第２の変換セクション
１２２からバス１３６を介して結合ユニット１１５へ送
られる。結合ユニット１１５はバス１３４経由で受け取
られた最上位ビットセグメントとバス１３６経由で受け
取られた最下位ビットセグメントとを結合し、チャネル
１ないし４およびアナログ入力線１２４ａと１２４ｂと
を経由して届く各アナログ信号サンプルのディジタル表
現をディジタル信号バス１１８に生成し、ディジタル信
号プロセッサ１１６に与える。
【００３６】サンプルホールド回路１１３の使用は、第
１の変換セクション１２０と第２の変換セクション１２
２とに与えられたアナログ信号サンプルが同時発生のサ
ンプルなので、クロック信号φ1 およびφ2 の相対周波
数についての懸念のいかなる必要性をも回避する。
【００３７】図４で示されたこの発明の好ましい実施例
との関連で図６に示されたタイミング図は、図７で示さ
れるこの発明の代替的な実施例を説明するにあたっても
等しくあてはまる。
【００３８】ここに挙げた詳細な図面および特定の例
は、この発明の好ましい実施例について述べているが、
それらは説明するという目的のためのものであり、この
発明の装置は開示されたそのままの細部および条件に制
限されるものではなく、前掲の特許請求の範囲によって
規定されるこの発明の精神から逸脱することなく様々な
変更がなされ得るということを、理解されたい。
【図面の簡単な説明】
【図１】先行技術におけるアナログ−ディジタル変換シ
ステムの概略的ブロック図である。
【図２】図１に示される先行技術のアナログ−ディジタ
ル変換システムとともに使用するのに適するアナログ−
ディジタル変換器構造の概略的ブロック図である。
【図３】図１に示された先行技術のアナログ−ディジタ
ル変換システムの動作を示すタイミング図である。
【図４】この発明の好ましい実施例の概略的ブロック図
である。
【図５】図４で示されるこの発明の好ましい実施例とと
もに使用するのに適するアナログ−ディジタル変換器の
概略的ブロック図である。
【図６】図４で示されるこの発明の好ましい実施例の動
作を示すタイミング図である。
【図７】この発明の代替的な実施例の概略的ブロック図
である。
【符号の説明】
１１０ アナログ−ディジタル変換器システム １１２ マルチプレクサ １１４ 変換ユニット １１５ 結合ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミキ・ゼット・モイヤル アメリカ合衆国、78758 テキサス州、オ ースティン、ショール・クリーク・ブール バード、8605、ナンバー・210 (72)発明者 ブレット・ストゥアート アメリカ合衆国、78703−2931 テキサス 州、オースティン、フォレスト・トレイ ル、2105

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数個の受け取られたアナログ信号を複
    数個の出力ディジタル信号に変換するための装置であっ
    て、前記複数個のアナログ信号のそれぞれのアナログ信
    号は各々の入力チャネルで受け取られ、かつ前記複数個
    の出力ディジタル信号のそれぞれの出力ディジタル信号
    に変換され、この装置は、 受け取られたアナログ信号のサンプルを前記サンプルの
    ディジタル表現に変換するためのアナログ−ディジタル
    変換手段を含み、前記ディジタル表現は最下位ディジッ
    トから最上位ディジットまで階層的に配列された予め定
    められた数のディジットを有し、前記アナログ−ディジ
    タル変換手段は前記ディジタル表現の最上位セグメント
    を発生させるための第１の変換セクションと前記ディジ
    タル表現の最下位セグメントを発生させるための第２の
    変換セクションとを含み、前記最上位セグメントは前記
    ディジタル表現のｍ個の上位ディジットであり、前記最
    下位セグメントは前記ディジタル表現のｎ−ｍ個の下位
    ディジットであり、ｎは前記予め定められたディジット
    の数に等しく、さらに前記複数個の受け取られたアナロ
    グ信号のサンプルを前記アナログ−ディジタル変換手段
    に出すための多重化手段を含み、前記アナログ信号のそ
    れぞれは前記多重化手段によってそれぞれの入力チャネ
    ルで受信され、前記多重化手段は前記アナログ−ディジ
    タル変換手段と動作的に接続されて前記複数個のアナロ
    グ信号を予め定められたシーケンスで前記アナログ−デ
    ィジタル変換手段に送り、前記複数個のアナログ信号の
    それぞれのアナログ信号は第１のサンプルパケットで第
    １のクロック信号に応答して前記第１の変換セクション
    に送られかつ第２のサンプルパケットで第２のクロック
    信号に応答して前記第２の変換セクションに送られ、さ
    らに前記最上位セグメントを前記ディジタル表現の各々
    のための前記最下位セグメントに結合し、前記それぞれ
    の出力ディジタル信号を発生させる結合手段を含む、装
    置。
  2. 【請求項２】 前記予め定められたシーケンスが連続し
    たシーケンスである、請求項１に記載の複数個の受け取
    られたアナログ信号を複数個の出力ディジタル信号に変
    換するための装置。
  3. 【請求項３】 前記予め定められたシーケンスが周期的
    なものである、請求項２に記載の複数個の受け取られた
    アナログ信号を複数個の出力ディジタル信号に変換する
    ための装置。
  4. 【請求項４】 前記第１のクロック信号が前記第２のク
    ロック信号に先行する、請求項１に記載の複数個の受け
    取られたアナログ信号を複数個の出力ディジタル信号に
    変換するための装置。
  5. 【請求項５】 前記第１のクロック信号が前記第２のク
    ロック信号に先行する、請求項２に記載の複数個の受け
    取られたアナログ信号を複数個の出力ディジタル信号に
    変換するための装置。
  6. 【請求項６】 前記第１のクロック信号が前記第２のク
    ロック信号に先行する、請求項３に記載の複数個の受け
    取られたアナログ信号を複数個の出力ディジタル信号に
    変換するための装置。
  7. 【請求項７】 受け取られたアナログ信号をハーフ−フ
    ラッシュのアナログ−ディジタル変換装置によって前記
    アナログ信号を表現する出力ディジタル信号に変換する
    速度を増大させるためのシステムであって、前記ハーフ
    −フラッシュの変換装置は前記出力ディジタル信号の上
    位ディジットを変換するための第１の変換セクションと
    前記出力ディジタル信号の下位ディジットを変換するた
    めの第２の変換セクションとを含み、その装置は、 第１のクロック信号と第２のクロック信号とに従って前
    記アナログ信号を多重化する多重化手段を含み、前記多
    重化手段は前記ハーフ−フラッシュ変換装置と動作的に
    接続され前記第１のクロック信号に応答して前記アナロ
    グ信号を前記第１の変換セクションに与え、前記第１の
    変換セクションは前記出力ディジタル信号の予め定めら
    れた数の上位ディジットからなる前記アナログ信号の第
    １のディジタル表現を発生し、前記多重化手段は前記第
    ２のクロック信号に応答して前記アナログ信号を前記第
    ２の変換セクションに与え、前記第２の変換セクション
    は前記ディジタル信号の予め定められた数の下位ディジ
    ットからなる前記アナログ信号の第２のディジタル表現
    を発生し、前記予め定められた上位ディジットと前記予
    め定められた下位ディジットとは前記出力ディジタル信
    号のすべてのディジットを含み、さらに前記第１の変換
    セクションと前記第２の変換セクションとに動作的に接
    続され、前記第１のディジタル表現と前記第２のディジ
    タル表現とを結合して前記ディジタル信号を生成する結
    合手段を含む、システム。
  8. 【請求項８】 複数個のアナログ信号を複数個のディジ
    タル信号に変換するための装置であって、その装置は、 前記複数個のアナログ信号を多重化するための多重化手
    段を含み、前記多重化手段は前記複数個のアナログ信号
    の各アナログ信号を予め定められた周期的な順序で送
    り、前記複数個のアナログ信号の各アナログ信号は第１
    のアナログサンプルパケットと第２のアナログサンプル
    パケットとで送られ、前記第１のアナログサンプルパケ
    ットは第１のクロック信号に応答して送られ前記第２の
    アナログサンプルパケットは第２のクロック信号に応答
    して送られ、さらに前記第１のアナログサンプルパケッ
    トの各々をそれぞれの第１のディジタル信号パケットに
    変換し、かつ前記アナログサンプルパケットの各々をそ
    れぞれ第２のディジタル信号パケットに変換するための
    変換手段を含み、前記変換手段は前記多重化手段と動作
    的に接続されて前記第１のアナログサンプルパケットの
    各々を第１の変換器セクションで受け取りかつ前記第２
    のアナログサンプルパケットの各々を第２の変換器セク
    ションで受け取り、前記第１の変換器セクションは前記
    各第１のアナログサンプルパケットを前記第１のディジ
    タル信号パケットのそれぞれに変換し、前記第２の変換
    器セクションは前記第２のアナログサンプルパケットの
    各々を前記第２のディジタル信号パケットの各々に変換
    し、さらに信号を結合するための結合手段を含み、前記
    結合手段は前記変換手段と動作的に接続されて前記第１
    のディジタル信号パケットのそれぞれと前記第２のディ
    ジタル信号パケットのそれぞれとを受け取りかつ結合
    し、前記複数個のディジタル信号のそれぞれのディジタ
    ル信号を発生する、装置。
JP21134293A 1992-08-31 1993-08-26 複数個の受け取られたアナログ信号を複数個の出力ディジタル信号に変換するための装置および変換の速度を増大させるためのシステム Withdrawn JPH06188734A (ja)

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US93797492A 1992-08-31 1992-08-31
US937974 1992-08-31

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