JPH01112824A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH01112824A JPH01112824A JP27080287A JP27080287A JPH01112824A JP H01112824 A JPH01112824 A JP H01112824A JP 27080287 A JP27080287 A JP 27080287A JP 27080287 A JP27080287 A JP 27080287A JP H01112824 A JPH01112824 A JP H01112824A
- Authority
- JP
- Japan
- Prior art keywords
- output
- conversion
- charge redistribution
- redistribution type
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷再配分型Ｄ／Ａ変換回路を用いたＤ／Ａ変
換器に関する。
換器に関する。
第４図は従来のＤ／Ａ変換器を示す構成図である。
このＤ／Ａ変換器は、スイッチＳ Ｗｎ 、 Ｓ Ｗ１
２ 。
２ 。
−〜、５ＷｔｎとコンデンサＣ１１，０１２ｒ 〜、Ｃ
ａｎとスイッチＳＷ＋ｏとを有し、基準電圧ＶＲを供給
され、Ｄ／Ａ変換を行う電荷再配分型Ｄ／Ａ変換回路１
０と、電荷再配分型Ｄ／Ａ変換回路１０の出力を入力し
て出力するバッファアンプ３０とから構成されている。
ａｎとスイッチＳＷ＋ｏとを有し、基準電圧ＶＲを供給
され、Ｄ／Ａ変換を行う電荷再配分型Ｄ／Ａ変換回路１
０と、電荷再配分型Ｄ／Ａ変換回路１０の出力を入力し
て出力するバッファアンプ３０とから構成されている。
コンデンサＣ１ｔ、Ｃ１ｚ、〜。
Ｃａｎは２進重み付けされそれぞれ容暑２°ＸＣ。
２’ ＸＣ，〜、２旧ＸＣを有する。
次に第４図の従来例の動作について説明する。
（１）正の入力をＤ／Ａ変換する場合。
第１のモードにおいて、制御信号Ｓｎ、Ｓ＋２゜〜、Ｓ
１ｎをインアクティブにしてスイッチＳＷｔ＋。
１ｎをインアクティブにしてスイッチＳＷｔ＋。
Ｓ Ｗ １２、〜．５Ｗｔｎを全てアース側に接続さゼ
、制御信号Ｓ１ｏによりスイッチ５Ｗｔｏをオンとする
。
、制御信号Ｓ１ｏによりスイッチ５Ｗｔｏをオンとする
。
したがって、コンデンサＣｎ 、 Ｃ１２、〜、 Ｃ１
ｎの両端はアースに接続されるので、保持する電荷はＯ
となる。
ｎの両端はアースに接続されるので、保持する電荷はＯ
となる。
第２のモードにおいて、スイッチ５Ｗ１ｏをオフにし、
入力デジタル信号に基づいて制御信号Ｓ１１゜Ｓ１２．
〜．Ｓ＋ｎのうち該当するものをアクティブしてスイッ
チＳ Ｗｎ 、 Ｓ Ｗ１２、〜．ＳＷ市のうち該当す
るものをアース側から基準電圧ＶＲ側に切替えさせる。
入力デジタル信号に基づいて制御信号Ｓ１１゜Ｓ１２．
〜．Ｓ＋ｎのうち該当するものをアクティブしてスイッ
チＳ Ｗｎ 、 Ｓ Ｗ１２、〜．ＳＷ市のうち該当す
るものをアース側から基準電圧ＶＲ側に切替えさせる。
コンデンサＣ１１，Ｃ１２，〜、Ｃ１ｎのうち、一端が
１ｌｌｕ電圧ＶＲに切替えられたものの容量の合計がＮ
ＸＣ（Ｎ＜２°−１）であったとするとＤ／Ａ変換され
た出力■は式（１）で示される。
１ｌｌｕ電圧ＶＲに切替えられたものの容量の合計がＮ
ＸＣ（Ｎ＜２°−１）であったとするとＤ／Ａ変換され
た出力■は式（１）で示される。
（２）負の入力をＤ／Ａ変換する場合。
第１のモードにおいて、入力デジタル信号に基づいて、
制御信号Ｓ＋＋、Ｓ＋ｚ、〜、Ｓ市のうち該当するもの
をアクティブにしてスイッチＳＷｎ。
制御信号Ｓ＋＋、Ｓ＋ｚ、〜、Ｓ市のうち該当するもの
をアクティブにしてスイッチＳＷｎ。
５Ｗ１２．〜，５Ｗｔｎのうち該当するものを基準電圧
ＶＲ側に接続し、他のものをアースに接続し、制御信号
Ｓｈｏによりスイッチ５Ｗｔｏをオンとする。基準電圧
ＶＲ側に接続されたコンデンサＣ１１゜Ｃ１２，〜、Ｃ
＋ｎの容量の合計がＮＸＣであるとする。
ＶＲ側に接続し、他のものをアースに接続し、制御信号
Ｓｈｏによりスイッチ５Ｗｔｏをオンとする。基準電圧
ＶＲ側に接続されたコンデンサＣ１１゜Ｃ１２，〜、Ｃ
＋ｎの容量の合計がＮＸＣであるとする。
第２のモードにおいて、制御信号Ｓ１０によりスイッチ
５Ｗ１ｏをオフにし、制御信号Ｓ１１．Ｓｅ２゜〜、Ｓ
１ｎをインアクティブにして、スイッチＳＷｎ 、 Ｓ
Ｗ１２、〜，５Ｗｔｎを全てアース側に接続する。こ
のとき、出力■は式（２）で示される。
５Ｗ１ｏをオフにし、制御信号Ｓ１１．Ｓｅ２゜〜、Ｓ
１ｎをインアクティブにして、スイッチＳＷｎ 、 Ｓ
Ｗ１２、〜，５Ｗｔｎを全てアース側に接続する。こ
のとき、出力■は式（２）で示される。
式（１） 、 （２）から明らかなように、正負いずれ
のデジタル信号もデジタル信号が表すアナログＩＮに比
例した出力Ｖに変換されていることが分る。
のデジタル信号もデジタル信号が表すアナログＩＮに比
例した出力Ｖに変換されていることが分る。
上述した従来のＤ／Ａ変換器は、演算増幅器をボルテー
ジホロワで使用しているので演算増幅器の非線形性の影
響が少なく直線性が良く、動作速度も速いが、容量の電
荷を放電もしくは充電する第１のモードの時間が必要で
あり、この間Ｄ／Ａ変換器の出力はＯとなるため、１０
０％デユーティの出力を得ることができないという欠点
がある。
ジホロワで使用しているので演算増幅器の非線形性の影
響が少なく直線性が良く、動作速度も速いが、容量の電
荷を放電もしくは充電する第１のモードの時間が必要で
あり、この間Ｄ／Ａ変換器の出力はＯとなるため、１０
０％デユーティの出力を得ることができないという欠点
がある。
本発明のＤ／Ａ変換器は、それぞれがＤ／Ａ変換の準備
のための第１のモードと、第１のモードに続いてＤ／Ａ
変換する第２のモードとの２つのモードでＤ／Ａ変換す
る第１．第２の電荷再配分型Ｄ／Ａ変換回路と、 第１．第２の電荷再配分型Ｄ／Ａ変換回路の一方を第１
のモードに、他方を第２のモードに交互にさせる制御手
段と、 第１．第２の電荷再配分型Ｄ／Ａ変換回路のうち第２の
モードにあるものの出力を出力させる出力手段とを有す
る。
のための第１のモードと、第１のモードに続いてＤ／Ａ
変換する第２のモードとの２つのモードでＤ／Ａ変換す
る第１．第２の電荷再配分型Ｄ／Ａ変換回路と、 第１．第２の電荷再配分型Ｄ／Ａ変換回路の一方を第１
のモードに、他方を第２のモードに交互にさせる制御手
段と、 第１．第２の電荷再配分型Ｄ／Ａ変換回路のうち第２の
モードにあるものの出力を出力させる出力手段とを有す
る。
このように、第１．第２の電荷再配分型Ｄ／Ａ変換回路
の一方にＤ／Ａ変換出力を出力させているとき、他方に
Ｄ／Ａ変換の準備をさせているので、第１．第２の電荷
再配分型Ｄ／Ａ変換回路により交互にＤ／Ａ変換出力を
時分割で出力させることができる。
の一方にＤ／Ａ変換出力を出力させているとき、他方に
Ｄ／Ａ変換の準備をさせているので、第１．第２の電荷
再配分型Ｄ／Ａ変換回路により交互にＤ／Ａ変換出力を
時分割で出力させることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＤ／Ａ変換器の第１の実施例を示す構
成図、第２図は第１図の実施例の動作を示すタイミング
チャートである。
成図、第２図は第１図の実施例の動作を示すタイミング
チャートである。
本実施例は、第４図で示された電荷再配分型Ｄ／Ａ変挽
回路１０と同じものの２組である電荷再配分型Ｄ／Ａ変
換回路１０．２０と、制ｔＩｌ信号Ｓに基づいて、電荷
再配分型Ｄ／Ａ変換回路１０゜２０の出力をバッファア
ンプ３０に切替出力するスイッチＳＷとから構成されて
いる。
回路１０と同じものの２組である電荷再配分型Ｄ／Ａ変
換回路１０．２０と、制ｔＩｌ信号Ｓに基づいて、電荷
再配分型Ｄ／Ａ変換回路１０゜２０の出力をバッファア
ンプ３０に切替出力するスイッチＳＷとから構成されて
いる。
スイッチ５Ｗ２０．５Ｗ２１，５Ｗ２２．〜，５Ｗ２ｎ
はそれぞれスイッチＳ Ｗｌｏ 、 Ｓ Ｗｎ 、 Ｓ
Ｗ１２ 、〜。
はそれぞれスイッチＳ Ｗｌｏ 、 Ｓ Ｗｎ 、 Ｓ
Ｗ１２ 、〜。
ＳＷ＋ｎと同じものであり、コンデンサＣ２１，Ｃ２２
゜〜、Ｃ２ｎはそれぞれコンデンサＣａ１． Ｃ１２、
〜。
゜〜、Ｃ２ｎはそれぞれコンデンサＣａ１． Ｃ１２、
〜。
Ｃ＋ｎと同容量である。
次に本実施例の動作について第２図を参照して説明する
。
。
説明を簡単にするためＤ／Ａ変換する入力デジタル信号
は３ビツトとする。
は３ビツトとする。
スイッチＳＷは入力するｉｌ制御信信号がハイレベル（
以降Ｈと記す）のとき電荷再配分型Ｄ／Ａ変換回路１０
の出力ｖ１をバッファアンプ３０に出力し、制御信号Ｓ
がロウレベル（以降りと記す）のとき電荷再配分型Ｄ／
Ａ変換回路２０の出力■２をバッファアンプ３０に出力
する。スイッチＳ Ｗ２Ｏ、Ｓ Ｗ２Ｏはそれぞれ入力
する制御信号Ｓ ｔｏ 。
以降Ｈと記す）のとき電荷再配分型Ｄ／Ａ変換回路１０
の出力ｖ１をバッファアンプ３０に出力し、制御信号Ｓ
がロウレベル（以降りと記す）のとき電荷再配分型Ｄ／
Ａ変換回路２０の出力■２をバッファアンプ３０に出力
する。スイッチＳ Ｗ２Ｏ、Ｓ Ｗ２Ｏはそれぞれ入力
する制御信号Ｓ ｔｏ 。
Ｓ２０がＨのときオン、Ｌのときオフである。
スイッチＳＷｎ 、５Ｗ１２．８Ｗ＋３．８Ｗ２１．８
Ｗ２２ 、 Ｓ Ｗ２３はそれぞれ入力する制御信号Ｓ
１１゜Ｓ １２ 、 Ｓ １３ 、 Ｓ ２１ 、 Ｓ
２２ 、 Ｓ ２３が、）」のとき共通端子を基準電
圧ＶＲに接続し、［のとき共通端子をアースに接続する
。電荷再配分型Ｄ／Ａ変換回路１０．２０の動作の詳細
については従来例と同じなので省略する。
Ｗ２２ 、 Ｓ Ｗ２３はそれぞれ入力する制御信号Ｓ
１１゜Ｓ １２ 、 Ｓ １３ 、 Ｓ ２１ 、 Ｓ
２２ 、 Ｓ ２３が、）」のとき共通端子を基準電
圧ＶＲに接続し、［のとき共通端子をアースに接続する
。電荷再配分型Ｄ／Ａ変換回路１０．２０の動作の詳細
については従来例と同じなので省略する。
制御信号Ｓｎ 、 ８１２ 、 Ｓ１３．制御信号Ｓ２
１゜Ｓ２２．Ｓ２３はそれぞれ入力するデジタル信号の
２°、２１．２２位のビットに対応している。また、制
御信号Ｓの論理レベルかられかるように、タイミングＴ
１．Ｔ３．Ｔ５．１−７．Ｔｓでは出力ｖ１が、タイミ
ングＴｏ、Ｔ２．Ｔ４．Ｔ８゜Ｔｏ、Ｔｌｏでは出力■
２がバッファアンプ３０を介して出力Ｖとして出力され
る。
１゜Ｓ２２．Ｓ２３はそれぞれ入力するデジタル信号の
２°、２１．２２位のビットに対応している。また、制
御信号Ｓの論理レベルかられかるように、タイミングＴ
１．Ｔ３．Ｔ５．１−７．Ｔｓでは出力ｖ１が、タイミ
ングＴｏ、Ｔ２．Ｔ４．Ｔ８゜Ｔｏ、Ｔｌｏでは出力■
２がバッファアンプ３０を介して出力Ｖとして出力され
る。
（１）タイミングＴ１．Ｔ３ 、Ｔ５ 、Ｔ７ 、Ｔｓ
における出力■。
における出力■。
タイミングＴｏで制御信号８１１，８１２，８１３がそ
れぞれり、Ｌ、Ｌであり、タイミングＴ１でり。
れぞれり、Ｌ、Ｌであり、タイミングＴ１でり。
Ｈ，Ｌとなるので出力■１は、ＬＳＢに対する出力電圧
をＵとすると、２Ｕとなり、バッファアンプ３０を介し
て出力■として出力される。同様にタイミングＴ３ 、
Ｔ５では出力Ｖは６Ｌ１．４Ｕとなる。タイミングＴ７
．Ｔ９では制御信号ｓ１１゜Ｓ１２．Ｓ１３はり、Ｌ、
Ｌであり、タイミングＴ６゜Ｔａｒ制御信号８１１，８
１２．Ｓｔ３ｇ；ｔＨ，Ｌ、１およびり、Ｈ，Ｈとなっ
ているので出力■は−Ｕ。
をＵとすると、２Ｕとなり、バッファアンプ３０を介し
て出力■として出力される。同様にタイミングＴ３ 、
Ｔ５では出力Ｖは６Ｌ１．４Ｕとなる。タイミングＴ７
．Ｔ９では制御信号ｓ１１゜Ｓ１２．Ｓ１３はり、Ｌ、
Ｌであり、タイミングＴ６゜Ｔａｒ制御信号８１１，８
１２．Ｓｔ３ｇ；ｔＨ，Ｌ、１およびり、Ｈ，Ｈとなっ
ているので出力■は−Ｕ。
−６ＬＩとなる。
（２）タイミングＴ２．７ａ 、Ｔｏ、Ｔａ、Ｔｌｏに
おける出力ｖ０ タイミング■１で制御信号Ｓ ２１ 、 Ｓ ２２ 、
Ｓ ２３がそれぞれり、Ｌ、Ｌであり、タイミングＴ
２でＨ９Ｌ、Ｈとなるので出力Ｖ２は５Ｕとなり、バッ
ファアンプ３０を介して、出力Ｖとして出力される。
おける出力ｖ０ タイミング■１で制御信号Ｓ ２１ 、 Ｓ ２２ 、
Ｓ ２３がそれぞれり、Ｌ、Ｌであり、タイミングＴ
２でＨ９Ｌ、Ｈとなるので出力Ｖ２は５Ｕとなり、バッ
ファアンプ３０を介して、出力Ｖとして出力される。
このように制御信号Ｓ＋ｏ、Ｓ２ｏの論理レベルが各タ
イミングＴｏ 、Ｔ１．〜．Ｔｒｏで逆になっている以
外は（２）の場合の動作は（１）の場合の動作と実質的
に同じなのでこれ以上の説明を省略する。
イミングＴｏ 、Ｔ１．〜．Ｔｒｏで逆になっている以
外は（２）の場合の動作は（１）の場合の動作と実質的
に同じなのでこれ以上の説明を省略する。
第３図は本発明の第２の実施例を示す構成図である。
本実施例は第１の実施例のスイッチＳＷとバッファアン
プ３０との代りに２人力加克器４０を用 ｌいている。
プ３０との代りに２人力加克器４０を用 ｌいている。
第１の実施例の動作説明でわかるように出力Ｖ＋ 、Ｖ
２のいずれかが出力されているときは、他方はＯである
。したがって２人力加算器４０で出力Ｖを出力すること
ができるのは明らかである。
２のいずれかが出力されているときは、他方はＯである
。したがって２人力加算器４０で出力Ｖを出力すること
ができるのは明らかである。
第１．第２の実施例で示したように、２つの電荷再配分
型Ｄ／Ａ変換回路１０．２０に時分割でＤ／Ａ変換させ
るので、Ｄ／Ａ変換出力をデユーティ１００％で出力で
きる。
型Ｄ／Ａ変換回路１０．２０に時分割でＤ／Ａ変換させ
るので、Ｄ／Ａ変換出力をデユーティ１００％で出力で
きる。
以上説明したように、本発明は、第１．第２の電荷再配
分型Ｄ／Ａ変換回路の一方にＤ／Ａ変換出力を出力させ
ているとき、他方にＤ／Ａ変換の準備をさせているので
、第１．第２の電荷再配分型Ｄ／Ａ変換回路により交互
にＤ／Ａ変換出力を時分割で出力させることができるこ
とにより、電荷再配分型Ｄ／Ａ変換回路の直線性の良さ
を生かし、かつ、デユーティ１００％の出力を得ること
ができる効果がある。
分型Ｄ／Ａ変換回路の一方にＤ／Ａ変換出力を出力させ
ているとき、他方にＤ／Ａ変換の準備をさせているので
、第１．第２の電荷再配分型Ｄ／Ａ変換回路により交互
にＤ／Ａ変換出力を時分割で出力させることができるこ
とにより、電荷再配分型Ｄ／Ａ変換回路の直線性の良さ
を生かし、かつ、デユーティ１００％の出力を得ること
ができる効果がある。
第１図は本発明のＤ／Ａ変換器の第１の実施例を示す構
成図、第２図は第１図の実施例の動作を示すタイミング
チャート、第３図は第２の実施例を示す構成図、第４図
は従来例を示す構成図である。 １０．２０・・・電荷再配分型Ｄ／Ａ変換回路、３０・
・・バッファアンプ、 ４０・・・２人力加算器。 特許出即人 日本電気株式会社 代 理 人 弁理士 内 原 晋
成図、第２図は第１図の実施例の動作を示すタイミング
チャート、第３図は第２の実施例を示す構成図、第４図
は従来例を示す構成図である。 １０．２０・・・電荷再配分型Ｄ／Ａ変換回路、３０・
・・バッファアンプ、 ４０・・・２人力加算器。 特許出即人 日本電気株式会社 代 理 人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 それぞれがＤ／Ａ変換の準備のための第１のモードと、
第１のモードに続いてＤ／Ａ変換する第２のモードとの
２つのモードでＤ／Ａ変換する第１、第２の電荷再配分
型Ｄ／Ａ変換回路と、第１、第２の電荷再配分型Ｄ／Ａ
変換回路の一方を第１のモードに、他方を第２のモード
に交互にさせる制御手段と、 第１、第２の電荷再配分型Ｄ／Ａ変換回路のうち第２の
モードにあるものの出力を出力させる出力手段とを有す
るＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27080287A JPH01112824A (ja) | 1987-10-26 | 1987-10-26 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27080287A JPH01112824A (ja) | 1987-10-26 | 1987-10-26 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112824A true JPH01112824A (ja) | 1989-05-01 |
Family
ID=17491219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27080287A Pending JPH01112824A (ja) | 1987-10-26 | 1987-10-26 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112824A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160222A (ja) * | 1984-01-31 | 1985-08-21 | Sony Corp | 信号変換装置 |
| JPS6045534B2 (ja) * | 1982-09-30 | 1985-10-09 | 昭之 住友 | 歯科補綴物の製造装置 |
-
1987
- 1987-10-26 JP JP27080287A patent/JPH01112824A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045534B2 (ja) * | 1982-09-30 | 1985-10-09 | 昭之 住友 | 歯科補綴物の製造装置 |
| JPS60160222A (ja) * | 1984-01-31 | 1985-08-21 | Sony Corp | 信号変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437720B1 (en) | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter | |
| US10274544B2 (en) | Route switching circuit and voltage detection device | |
| WO1997025777A1 (en) | Skewless differential switch and dac employing the same | |
| US5093664A (en) | High-speed half-flash type analog/digital converter | |
| US6498573B2 (en) | Sigma-delta A/D converter | |
| US4652858A (en) | Interpolative D/A converter | |
| JP4171222B2 (ja) | 多入力δς変調回路 | |
| JPH01112824A (ja) | Ｄ／ａ変換器 | |
| JPS6319096B2 (ja) | ||
| US4791405A (en) | Data converter for directly providing outputs in two's complement code | |
| JPH0446418A (ja) | ディジタル／アナログコンバータ装置 | |
| JPS5938768B2 (ja) | 復号化回路 | |
| JPH0577219B2 (ja) | ||
| JPH03119829A (ja) | Ｄａ変換器 | |
| SU1403078A1 (ru) | Функциональный преобразователь | |
| JP2844617B2 (ja) | Ｃアレー型ａ／ｄコンバータ | |
| JPH03204231A (ja) | Ｄ／ａ変換回路 | |
| JPH0499967A (ja) | 実効値直流変換装置 | |
| JP2580831B2 (ja) | クランプ回路 | |
| SU1451864A1 (ru) | Цифроаналоговый преобразователь | |
| JPH0744455B2 (ja) | Ａ／ｄ変換回路 | |
| JP2746081B2 (ja) | Ａｄコンバータ回路 | |
| JP2832947B2 (ja) | 直並列型ａ／ｄ変換器 | |
| JPH05315959A (ja) | アナログディジタル変換器 | |
| SU1277400A1 (ru) | Бипол рный преобразователь ток-частота |