JPS581566B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS581566B2 JPS581566B2 JP56081755A JP8175581A JPS581566B2 JP S581566 B2 JPS581566 B2 JP S581566B2 JP 56081755 A JP56081755 A JP 56081755A JP 8175581 A JP8175581 A JP 8175581A JP S581566 B2 JPS581566 B2 JP S581566B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- clock
- circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Description
【発明の詳細な説明】
本発明は、波形補償されそして所望数のパルスを含む複
数のクロツクパルス列を出力するパルス発生回路に関す
る。
数のクロツクパルス列を出力するパルス発生回路に関す
る。
それぞれ独立した複数のクロツク信号源により制御され
るゲート回路においては、それぞれのクロック周波数お
よび位相関係が異なる場合は、クロック切替え点におけ
る該ゲート回路の出力クロックパルス幅が変化する。
るゲート回路においては、それぞれのクロック周波数お
よび位相関係が異なる場合は、クロック切替え点におけ
る該ゲート回路の出力クロックパルス幅が変化する。
一方、信号処理時間等は例えば２００ボーの場合はービ
ット当り５ｍＳｅＣと定まっており、従ってクロツクパ
ルス幅が変化するのは好ましくない。
ット当り５ｍＳｅＣと定まっており、従ってクロツクパ
ルス幅が変化するのは好ましくない。
それ故本発明は上記の如き現象を除去し、送出されるク
ロックパルスが必らず所定のパルス幅を持つように波形
整形しかつ各列には所望数のパルスを含む複数のクロツ
クパルス列を出力する回路を提供することを目的とする
。
ロックパルスが必らず所定のパルス幅を持つように波形
整形しかつ各列には所望数のパルスを含む複数のクロツ
クパルス列を出力する回路を提供することを目的とする
。
本発明のパルス発生回路は第１のパルス信号より周波数
が低い第２のパルス信号を該第１のパルス信号の立上り
で取込むフリツプフロツプ、該フリツプフロツプの出力
と第１のパルス信号を入力され第１段出力を生じるアン
ドゲートを備える第１段回路と、該第１のパルス信号よ
り周波数が低い第３のパルス信号を前段回路の出力の立
上りで取込むフリツプフ田ンプ、および該前段回路出力
と該フリツプフロツプの出力とを入力されて第２段以降
出力を生じるアンドゲートを備える複数個の第２段以降
回路とを有することを特徴とするものであるが、次にこ
れを添付図面を参照しながら説明する。
が低い第２のパルス信号を該第１のパルス信号の立上り
で取込むフリツプフロツプ、該フリツプフロツプの出力
と第１のパルス信号を入力され第１段出力を生じるアン
ドゲートを備える第１段回路と、該第１のパルス信号よ
り周波数が低い第３のパルス信号を前段回路の出力の立
上りで取込むフリツプフ田ンプ、および該前段回路出力
と該フリツプフロツプの出力とを入力されて第２段以降
出力を生じるアンドゲートを備える複数個の第２段以降
回路とを有することを特徴とするものであるが、次にこ
れを添付図面を参照しながら説明する。
図面第１図は本発明のパルス発生回路の基本構成を示し
、ＣＭＯＳ論理回路で構成される。
、ＣＭＯＳ論理回路で構成される。
図中、Ｇ３はアンドゲート、Ｆ，はＣ−ＭＯＳで構成さ
れる公知のフリツプフロツプ、Ｃ１およびＣ２は第１お
よび第２のクロツク、Ｒはリセット信号、Ｓ１は本回路
の出力である。
れる公知のフリツプフロツプ、Ｃ１およびＣ２は第１お
よび第２のクロツク、Ｒはリセット信号、Ｓ１は本回路
の出力である。
第１図の各信号の波形は第２図に示す。
これらの信号波形図から明らかなように、第１のクロツ
クＣ１は第２のクロツクＣ２より高い周波数を持ち、そ
して第２のクロツクとは非同期である。
クＣ１は第２のクロツクＣ２より高い周波数を持ち、そ
して第２のクロツクとは非同期である。
このようなクロツクパルスを用いて第２のクロツクＣ２
のマーク期間中第１のクロツクＣ１を送出して例えば信
号処理を行なう場合、単に第２図Ｃ１ａｎｄＣ２に示す
ように両クロツクのアンドをとると第２パルスＳＯ２以
降はクロツクＣ１と同じパルス幅を持つが、第１パルス
Ｓ。
のマーク期間中第１のクロツクＣ１を送出して例えば信
号処理を行なう場合、単に第２図Ｃ１ａｎｄＣ２に示す
ように両クロツクのアンドをとると第２パルスＳＯ２以
降はクロツクＣ１と同じパルス幅を持つが、第１パルス
Ｓ。
１はこれより短いパルス幅を持つ場合が生じる。
本発明は、このような狭いパルス幅を持つ第１パルスＳ
。
。
１の発生を防止しようとするものである。
上記の目的でＣ−ＭＯＳにより構成される、クロツクの
立上りでの信号取り込みが可能なフリップフ田ノプＦ１
、アンドゲートＧ３を設ける。
立上りでの信号取り込みが可能なフリップフ田ノプＦ１
、アンドゲートＧ３を設ける。
この場合のフリツプフロツプＦ１はクロツクＣ２が到来
していてかつクロツクＣ１のパルスが立上る時点でオン
出力を生じる。
していてかつクロツクＣ１のパルスが立上る時点でオン
出力を生じる。
第３図は本発明の実施例を示す。
第３図でクロツクＣ３，Ｃ４・・・・・・Ｃｍの系路を
除いて前段フリツプフロツプのＱ出力を点線で示すよう
に当該段のフリツプフロツプのＪ入カへ加えるようにす
ると、これは第２図の回路を多段接続したものに相当す
る。
除いて前段フリツプフロツプのＱ出力を点線で示すよう
に当該段のフリツプフロツプのＪ入カへ加えるようにす
ると、これは第２図の回路を多段接続したものに相当す
る。
即ちＦ２〜ＦｎはＦ１と同様なフリップフロップ、Ｇ４
・・・・・・ＧｎはＧ３と同様なアンドゲ一トである。
・・・・・・ＧｎはＧ３と同様なアンドゲ一トである。
これらの各素子の人、出力信号は第４図のようになり、
各段から１つずつ欠けた出力Ｓ１，Ｓ２・・・・・・が
得られ、最終出力Ｓｎはクロックパルス列Ｃ１の第ｎ番
目からのパルスとなる。
各段から１つずつ欠けた出力Ｓ１，Ｓ２・・・・・・が
得られ、最終出力Ｓｎはクロックパルス列Ｃ１の第ｎ番
目からのパルスとなる。
第３図で上記点線の個所の接続を切断し、そしてクロツ
クＣ３，Ｃ４・・・・・・Ｃｍ入力回路を設けたものが
本発明の実施例回路である。
クＣ３，Ｃ４・・・・・・Ｃｍ入力回路を設けたものが
本発明の実施例回路である。
この回路によれば、クロツクＣ３，Ｃ４・・・・・・を
フリツプフロツプＦ１，Ｆ２・・・・・・の出力Ｑ１，
Ｑ２・・・・・・に置換えてみれば明らかなように、こ
れらのクロツクＣ２，Ｃ３・・・・・・Ｃｍのマーク期
間の間各回路出力端即ちアンドゲートＧ３，Ｇ４・・・
・・・の出力端からパルス列Ｃ１を出力させることがで
きる。
フリツプフロツプＦ１，Ｆ２・・・・・・の出力Ｑ１，
Ｑ２・・・・・・に置換えてみれば明らかなように、こ
れらのクロツクＣ２，Ｃ３・・・・・・Ｃｍのマーク期
間の間各回路出力端即ちアンドゲートＧ３，Ｇ４・・・
・・・の出力端からパルス列Ｃ１を出力させることがで
きる。
８１〜Ｓｎが、このクロツクＣ２，Ｃ３・・・・・・Ｃ
ｍのマーク期間中出力するパルス列である。
ｍのマーク期間中出力するパルス列である。
これらのパルス列も前述の理由で最初からクロックＣ１
のパルス幅を持ち、狭い幅のパルスを含むことはない。
のパルス幅を持ち、狭い幅のパルスを含むことはない。
また前述の第１図の回路を多段接続したもののように各
段の出力Ｓ１，Ｓ２・・・・・・Ｓｎのパルス数および
最初のパルスの発生位置が固定されてはおらず、第２，
第３人力信号であるクロツクＣ２，Ｃ３・・・・・・Ｃ
ｍの発生時点およびマーク期間によりこれらを任意に調
節することができる。
段の出力Ｓ１，Ｓ２・・・・・・Ｓｎのパルス数および
最初のパルスの発生位置が固定されてはおらず、第２，
第３人力信号であるクロツクＣ２，Ｃ３・・・・・・Ｃ
ｍの発生時点およびマーク期間によりこれらを任意に調
節することができる。
但し後段回路は前段回路より早く出力開始することはで
きず、クロツクＣ１の１個以上遅れたものとなる。
きず、クロツクＣ１の１個以上遅れたものとなる。
これは優先制御又は順序制御に好適である。
以上詳細に説明したことから明らかなように、本発明に
よればクロツクパルスの切替時に第１パルスが狭いパル
ス幅のパルスとなるようなことはなく、常に所定幅のク
ロツクパルスを確保できる。
よればクロツクパルスの切替時に第１パルスが狭いパル
ス幅のパルスとなるようなことはなく、常に所定幅のク
ロツクパルスを確保できる。
また出力パルス列Ｓ１，Ｓ２・・・・・・Ｓｎのパルス
出現時点および当該パルス列中のパルス数は第２、第３
人力信号Ｃ２，Ｃ３・・・・・・Ｃｍの入力時点および
マーク時間により任意に制御でき、また回路構成も簡単
であり、各種信号処理回路等に用いて極めて好適である
。
出現時点および当該パルス列中のパルス数は第２、第３
人力信号Ｃ２，Ｃ３・・・・・・Ｃｍの入力時点および
マーク時間により任意に制御でき、また回路構成も簡単
であり、各種信号処理回路等に用いて極めて好適である
。
第１図はパルス発生回路の要部回路図、第２図はその動
作説明用のパルス波形図、第３図は本発明の実施例を示
すブロック図、第４図はその動作説明用のパルス波形図
である。 図中、Ｃ１，Ｃ２は第１，第２のパルス信号、Ｇ３，Ｇ
４・・・・・・はアンドゲート、Ｆ１，Ｆ２・・・・・
・はフリツプフロツプ、Ｃ３〜Ｃｍは第３のパルス信号
、Ｓ１，Ｓ２・・・・・・Ｓｎは各段回路の出力である
。
作説明用のパルス波形図、第３図は本発明の実施例を示
すブロック図、第４図はその動作説明用のパルス波形図
である。 図中、Ｃ１，Ｃ２は第１，第２のパルス信号、Ｇ３，Ｇ
４・・・・・・はアンドゲート、Ｆ１，Ｆ２・・・・・
・はフリツプフロツプ、Ｃ３〜Ｃｍは第３のパルス信号
、Ｓ１，Ｓ２・・・・・・Ｓｎは各段回路の出力である
。
Claims (1)
- 【特許請求の範囲】 １ 第１のパルス信号より周波数が低い第２のパルス信
号を該第１のパルス信号の立上りで取込むフリツプフロ
ツプ、該フリツプフロツプの出力と第１のパルス信号を
入力され第１段出力を生じるアンドゲートを備える第１
段回路と、 該第１のパルス信号より周波数が低い第３のパルス信号
を前段回路の出力の立上りで取込むフリツプフロツプ、
および該前段回路出力と該フリツプフロソプの出力とを
入力されて第２段以降出力を生じるアンドゲートを備え
る複数個の第２段以降回路とを有することを特徴とする
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081755A JPS581566B2 (ja) | 1981-05-28 | 1981-05-28 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081755A JPS581566B2 (ja) | 1981-05-28 | 1981-05-28 | パルス発生回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47095872A Division JPS58208B2 (ja) | 1972-09-25 | 1972-09-25 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775023A JPS5775023A (en) | 1982-05-11 |
| JPS581566B2 true JPS581566B2 (ja) | 1983-01-12 |
Family
ID=13755249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081755A Expired JPS581566B2 (ja) | 1981-05-28 | 1981-05-28 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581566B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234050Y2 (ja) * | 1984-09-25 | 1990-09-12 | ||
| JPH051903Y2 (ja) * | 1985-03-18 | 1993-01-19 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190121A (ja) * | 1988-01-26 | 1989-07-31 | Matsushita Electric Works Ltd | リセット同期遅延回路 |
-
1981
- 1981-05-28 JP JP56081755A patent/JPS581566B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234050Y2 (ja) * | 1984-09-25 | 1990-09-12 | ||
| JPH051903Y2 (ja) * | 1985-03-18 | 1993-01-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775023A (en) | 1982-05-11 |
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