JPS58208B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS58208B2 JPS58208B2 JP47095872A JP9587272A JPS58208B2 JP S58208 B2 JPS58208 B2 JP S58208B2 JP 47095872 A JP47095872 A JP 47095872A JP 9587272 A JP9587272 A JP 9587272A JP S58208 B2 JPS58208 B2 JP S58208B2
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- JP
- Japan
- Prior art keywords
- output
- gate
- pulse
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、波形補償されそして所望数のパルスを含む複
数のクロックパルス列を出力するパルス発生回路に関す
る。
数のクロックパルス列を出力するパルス発生回路に関す
る。
それぞれ独立した複数のクロック信号源により制御され
るゲート回路においては、それぞれのクロック周波数お
よび位相関係が異なる場合は、クロック切替え点におけ
る該ゲート回路の出力クロックパルス幅が変化する。
るゲート回路においては、それぞれのクロック周波数お
よび位相関係が異なる場合は、クロック切替え点におけ
る該ゲート回路の出力クロックパルス幅が変化する。
一方、信号処理時間等は例えば２００ボーの場合は一ビ
ット当り５ｍ５ｅｃと定まっており、従ってクロックパ
ルス幅が変化するのは好ましくない。
ット当り５ｍ５ｅｃと定まっており、従ってクロックパ
ルス幅が変化するのは好ましくない。
それ数本発明は上記の如き現象を除去し、送出されるク
ロックパルスが必らず所定のパルス幅を持つように波形
整形しかつ各列には所望数のパルスを含む複数のクロッ
クパルス列を出力する回路を提供することを目的とする
。
ロックパルスが必らず所定のパルス幅を持つように波形
整形しかつ各列には所望数のパルスを含む複数のクロッ
クパルス列を出力する回路を提供することを目的とする
。
本発明のパルス発生回路は第１のパルス信号と該信号よ
り周波数が低い第２のパルス信号が入力されるアンドゲ
ート、該第２のパルス信号とフリップフロップＱ出力が
入力されるナントゲート、該ナントゲートの出力を該ア
ンドゲートの出力の立下りで取込む該フリップフロップ
、および該フリップフロップの出力とアンドゲートの出
力を入力されて第１段出力を生じる第２のアンドゲート
を備える第１段回路と、該第１のパルス信号より周波数
が低い第３のパルス信号とフリップフロップＱ出力を入
力されるナントゲート、該ナントゲートの出力を前段回
路の出力の立下りで取込むフリップフロップ、該前段回
路の出力と該フリップフロップの出力を入力されて第２
段以降出力を生じるアンドゲートを備える複数個の第２
段以降回路とを有することを特徴とするものであるが、
次にこれを添付図面を参照しながら説明する。
り周波数が低い第２のパルス信号が入力されるアンドゲ
ート、該第２のパルス信号とフリップフロップＱ出力が
入力されるナントゲート、該ナントゲートの出力を該ア
ンドゲートの出力の立下りで取込む該フリップフロップ
、および該フリップフロップの出力とアンドゲートの出
力を入力されて第１段出力を生じる第２のアンドゲート
を備える第１段回路と、該第１のパルス信号より周波数
が低い第３のパルス信号とフリップフロップＱ出力を入
力されるナントゲート、該ナントゲートの出力を前段回
路の出力の立下りで取込むフリップフロップ、該前段回
路の出力と該フリップフロップの出力を入力されて第２
段以降出力を生じるアンドゲートを備える複数個の第２
段以降回路とを有することを特徴とするものであるが、
次にこれを添付図面を参照しながら説明する。
第１図は本発明のパルス発生回路の基本構成を示し、Ｔ
ＴＬ論理回路で構成されるフリップフロップＦ１を有す
る。
ＴＬ論理回路で構成されるフリップフロップＦ１を有す
る。
ここでＧ１およびＧ３はアンドゲート、Ｇ２はナントゲ
ート、Ｆｌはフリップフロップ、Ｃ１およびＣ２は第１
および第２のクロック、Ｒはリセット信号、Ｓｏは中間
出力、Ｓｌは出力である。
ート、Ｆｌはフリップフロップ、Ｃ１およびＣ２は第１
および第２のクロック、Ｒはリセット信号、Ｓｏは中間
出力、Ｓｌは出力である。
第１図の各信号の波形を第２図に示す。
こゝで示す信号波形図から明らかなように、第１のクロ
ックＣ１は第２のクロックＣ２より高い周波数を持ち、
そして第２のクロックとは非同期である。
ックＣ１は第２のクロックＣ２より高い周波数を持ち、
そして第２のクロックとは非同期である。
このようなりロックパルスを用いて第２のクロックＣ２
のマーク期間中第１のクロックＣ１を送出して例えば信
号処理を行なう場合、単に両クロックのアンドをとると
中間出力Ｓｏにみられるように、第２パルスＳ。
のマーク期間中第１のクロックＣ１を送出して例えば信
号処理を行なう場合、単に両クロックのアンドをとると
中間出力Ｓｏにみられるように、第２パルスＳ。
２以降はクロックＣ１と同じパルス幅ヲ持つが、第１パ
ルスＳ０１はこれより短いパルス幅を持つ場合が生じる
。
ルスＳ０１はこれより短いパルス幅を持つ場合が生じる
。
本発明は、このような狭いパルス幅を持つ第１パルスＳ
０１の発生を防止しようとするものである。
０１の発生を防止しようとするものである。
上記の目的で第１図の回路ではフリップフロップＦ１、
アンドゲートＧ３、およびナントゲートＧ２を設ける。
アンドゲートＧ３、およびナントゲートＧ２を設ける。
これらの各素子に加えられる信号は第２図に示す通りで
あって、ＴＴＬ回路で構成されるフリップフロップＦ１
はクロックＣ２が入っていてかつクロックＣ１が消滅す
る時点でオン出力を生じ、この信号がアンドゲートＣ３
を開く。
あって、ＴＴＬ回路で構成されるフリップフロップＦ１
はクロックＣ２が入っていてかつクロックＣ１が消滅す
る時点でオン出力を生じ、この信号がアンドゲートＣ３
を開く。
このようにすれば、アンドゲートＧ１を通してクロック
Ｃ１が印加されるアンドゲートＧ３の出力Ｓ１は第２図
に示すようになり、狭いパルス幅のパルスを含まないク
ロックパルスとなる。
Ｃ１が印加されるアンドゲートＧ３の出力Ｓ１は第２図
に示すようになり、狭いパルス幅のパルスを含まないク
ロックパルスとなる。
第３図は本発明の実施例を示す。
第３図でクロックＣ３，Ｃ４……Ｃｍの糸路を除いて前
段フリップフロップのＱ出力を点線で示すように当該段
のナントゲートへ加えるようにすると、これは第１図の
回路を多段接続したものに相当する。
段フリップフロップのＱ出力を点線で示すように当該段
のナントゲートへ加えるようにすると、これは第１図の
回路を多段接続したものに相当する。
即ちＦ２〜ＦｎはＦｌと同様なフリップフロップ、Ｇ５
゜Ｃ７……Ｇ２ｎ−１はＧ３と同様なアンドゲート、Ｇ
４゜Ｃ６……Ｇ２ｎはナントゲートである。
゜Ｃ７……Ｇ２ｎ−１はＧ３と同様なアンドゲート、Ｇ
４゜Ｃ６……Ｇ２ｎはナントゲートである。
これらの各素子の入、出力信号は第４図のようになり、
各段から１つずつ欠けた出力Ｓ１．Ｓ２……が得られ、
最終出力Ｓｎはクロックパルス列Ｃ１の第ｎ番目からの
パルスとなる。
各段から１つずつ欠けた出力Ｓ１．Ｓ２……が得られ、
最終出力Ｓｎはクロックパルス列Ｃ１の第ｎ番目からの
パルスとなる。
第５図で上記点線の個所の接続を切断し、そしてクロッ
クＣ３，Ｃ４……Ｃｍ入力回路を設けたものが本発明の
実施例回路である。
クＣ３，Ｃ４……Ｃｍ入力回路を設けたものが本発明の
実施例回路である。
この回路（こよれば、クロックＣ３，Ｃ４……をフリッ
プフロップＦ１．Ｆ２……の出力Ｑ１．Ｑ２……に置換
えてみれば明らかなように、これらのクロックＣ２，Ｃ
３……Ｃｍのマーク期間の間各回路出力端即ちアンドゲ
ートＧ３．Ｃ５……Ｇ２ｎ−１の出力端からパルス列Ｃ
１を出力させることができる。
プフロップＦ１．Ｆ２……の出力Ｑ１．Ｑ２……に置換
えてみれば明らかなように、これらのクロックＣ２，Ｃ
３……Ｃｍのマーク期間の間各回路出力端即ちアンドゲ
ートＧ３．Ｃ５……Ｇ２ｎ−１の出力端からパルス列Ｃ
１を出力させることができる。
Ｓ１〜Ｓｎが、このクロックＣ２，Ｃ５……Ｃｍのマー
ク期間中出力するパルス列である。
ク期間中出力するパルス列である。
これらのパルス列も前述の理由で最初からクロックＣ１
のパルス幅を持ち、狭い幅のパルスを含むことはない。
のパルス幅を持ち、狭い幅のパルスを含むことはない。
また前述の第１図の回路を多段接続したもののように各
段の出力Ｓ１．Ｓ２……Ｓｎのパルス数および最初のパ
ルスの発生位置が固定されてはおらず、第２．第３人力
信号であるクロックＣ２，Ｃ３……Ｃｍの発生時点およ
びマーク期間によりこれらを任意に調節することができ
る。
段の出力Ｓ１．Ｓ２……Ｓｎのパルス数および最初のパ
ルスの発生位置が固定されてはおらず、第２．第３人力
信号であるクロックＣ２，Ｃ３……Ｃｍの発生時点およ
びマーク期間によりこれらを任意に調節することができ
る。
但し後段回路は前段回路より早くパルス列を出力開始す
ることばできず、クロックＣ１のＬ個以上遅れたものと
なる。
ることばできず、クロックＣ１のＬ個以上遅れたものと
なる。
これは優先制御又は順序制御に好適である。
以上詳細に説明したことから明らかなように、本発明に
よればクロックパルスの切替時に第１パルスが狭いパル
ス幅のパルスとなるようなことは、なく、常に所定幅の
クロックパルスを確保できる。
よればクロックパルスの切替時に第１パルスが狭いパル
ス幅のパルスとなるようなことは、なく、常に所定幅の
クロックパルスを確保できる。
また出力パルス列Ｓ１．Ｓ２……Ｓｎのパルス出現時点
および当該パルス列中のパルス数は第２．第３人力信号
Ｃ２，Ｃ３……Ｃｍの入力時点およびマーク期間により
任意に制御でき、各種信号処理回路等に用いて極めて好
適である。
および当該パルス列中のパルス数は第２．第３人力信号
Ｃ２，Ｃ３……Ｃｍの入力時点およびマーク期間により
任意に制御でき、各種信号処理回路等に用いて極めて好
適である。
第１図は本発明のパルス発生回路の基本構成を示す図、
第２図はその動作説明用のパルス波形図、第３図は本発
明の実施例を示すブロック図、第４図はその動作説明用
のパルス波形図である。 図中、Ｃ１，Ｃ２は第１．第２のパルス信号、Ｇ１．Ｇ
３．Ｃ５……はアンドゲート、Ｆｌは第１段回路のフリ
ップフロップ、Ｆ２〜Ｆｎは第２段以降回路のフリップ
フロップ、Ｇ２．Ｃ４……はナントゲート、Ｃ３〜Ｃｍ
は第３のパルス信号、Ｓｌ、Ｓ２……Ｓｎは各段回路の
出力である。
第２図はその動作説明用のパルス波形図、第３図は本発
明の実施例を示すブロック図、第４図はその動作説明用
のパルス波形図である。 図中、Ｃ１，Ｃ２は第１．第２のパルス信号、Ｇ１．Ｇ
３．Ｃ５……はアンドゲート、Ｆｌは第１段回路のフリ
ップフロップ、Ｆ２〜Ｆｎは第２段以降回路のフリップ
フロップ、Ｇ２．Ｃ４……はナントゲート、Ｃ３〜Ｃｍ
は第３のパルス信号、Ｓｌ、Ｓ２……Ｓｎは各段回路の
出力である。
Claims (1)
- １ 第１のパルス信号と該信号より周波数が低い第２の
パルス信号が入力されるアンドゲート、該第２のパルス
信号とフリップフロップＱ出力が入力されるナントゲー
ト、該ナントゲートの出力を該アンドゲートの出力の立
下りで取込む該フリップフロップ、および該フリップフ
ロップの出力とアンドゲートの出力を入力されて第１段
出力を生じる第２のアンドゲートを備える第１段回路と
、該第１のパルス信号より周波数が低い第３のパルス信
号とフリップ７０ラブＱ出力を入力されるナントゲート
、該ナントゲートの出力を前段回路の出力の立下りで取
込むフリップフロップ、該前段回路の出力と該フリップ
フロップの出力を入力されて第２段以降出力を生じるア
ンドゲートを備える複数個の第２段以降回路とを有する
ことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47095872A JPS58208B2 (ja) | 1972-09-25 | 1972-09-25 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP47095872A JPS58208B2 (ja) | 1972-09-25 | 1972-09-25 | パルス発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081755A Division JPS581566B2 (ja) | 1981-05-28 | 1981-05-28 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS4952957A JPS4952957A (ja) | 1974-05-23 |
| JPS58208B2 true JPS58208B2 (ja) | 1983-01-05 |
Family
ID=14149429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47095872A Expired JPS58208B2 (ja) | 1972-09-25 | 1972-09-25 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572006A (en) * | 1978-11-24 | 1980-05-30 | Nitto Kogyo Kk | Device for manufacturing resistor body |
| JPS62239714A (ja) * | 1986-04-11 | 1987-10-20 | Fujitsu Ltd | 出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4831946U (ja) * | 1971-08-17 | 1973-04-18 |
-
1972
- 1972-09-25 JP JP47095872A patent/JPS58208B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS4952957A (ja) | 1974-05-23 |
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