JPS61157029A - アナログ／デイジタル変換回路装置 - Google Patents
アナログ／デイジタル変換回路装置Info
- Publication number
- JPS61157029A JPS61157029A JP27541184A JP27541184A JPS61157029A JP S61157029 A JPS61157029 A JP S61157029A JP 27541184 A JP27541184 A JP 27541184A JP 27541184 A JP27541184 A JP 27541184A JP S61157029 A JPS61157029 A JP S61157029A
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- JP
- Japan
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- signal
- sampling
- clock
- converter
- circuit device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ／ディジタル変換回路装置に関し
、特にそのサンプリング回路の改良に関するものである
。
、特にそのサンプリング回路の改良に関するものである
。
第３図はアナログ信号サンプリングその他の処理を行な
う回路装置における従来のサンプリング回路の１例を示
した回路ブロック図で、図において、１は入力信号端子
、２はＡ／Ｄ変換器、３は信号処理器、８はクロック発
生器、７は第１の分周器、１０は第２の分周器、１２は
スイッチ、４は信号出力端子である。１１はサンプリン
グクロック信号である。
う回路装置における従来のサンプリング回路の１例を示
した回路ブロック図で、図において、１は入力信号端子
、２はＡ／Ｄ変換器、３は信号処理器、８はクロック発
生器、７は第１の分周器、１０は第２の分周器、１２は
スイッチ、４は信号出力端子である。１１はサンプリン
グクロック信号である。
次に動作について説明する。
図において、信号入力端子１に入力されたアナログ信号
は、サンプリング期間を選定するスイッチ１２を経てＡ
／Ｄ変換器２に入力され、Ａ／Ｄ変換器２によりディジ
タル信号に変換され、信号処理器３により信号処理され
る。各サンプリング期間Ｓｔ、３２におけるこのＡ／Ｄ
変換器２のサンプリングクロック信号１１ａ、ｌｌｂを
第４図に示しているが、このサンプリングクロック信号
は両者全く同じで、常に一定のクロツクが供給されてい
る。上記信号処理器３では例えばコヒーレント積分、高
速フーリエ変換等の信号処理が施され、信号出力端子４
から出力される。
は、サンプリング期間を選定するスイッチ１２を経てＡ
／Ｄ変換器２に入力され、Ａ／Ｄ変換器２によりディジ
タル信号に変換され、信号処理器３により信号処理され
る。各サンプリング期間Ｓｔ、３２におけるこのＡ／Ｄ
変換器２のサンプリングクロック信号１１ａ、ｌｌｂを
第４図に示しているが、このサンプリングクロック信号
は両者全く同じで、常に一定のクロツクが供給されてい
る。上記信号処理器３では例えばコヒーレント積分、高
速フーリエ変換等の信号処理が施され、信号出力端子４
から出力される。
従来のこのＡ／Ｄ変換回路装置は、固定のサンプリング
タイミングでサンプリングするため、Ａ／Ｄ変換器の性
能で決まる最高サンプリング速度による分解能以上の信
号の解析は不可能であった。
タイミングでサンプリングするため、Ａ／Ｄ変換器の性
能で決まる最高サンプリング速度による分解能以上の信
号の解析は不可能であった。
この発明はこのような従来の問題点を解消するためにな
されたもので、安価な部品で簡易に構成でき、しかも信
頼性の高い高分解能なＡ／Ｄ変換回路装置を得ることを
目的とする。
されたもので、安価な部品で簡易に構成でき、しかも信
頼性の高い高分解能なＡ／Ｄ変換回路装置を得ることを
目的とする。
この発明に係るＡ／Ｄ変換回路装置は、サンプリングク
ロック信号をそのタイミングをずらせてＡ／Ｄ変換器に
加えるタイミング切換回路を設けたものである。
ロック信号をそのタイミングをずらせてＡ／Ｄ変換器に
加えるタイミング切換回路を設けたものである。
この発明においては、タイミング切換回路がサンプリン
グクロックのタイミングをサンプリング期間毎にずらせ
てＡ／Ｄ変換器に送るから、サンプリング間隔の間のタ
イミングでＡ／Ｄ変換のサンプリングが行なわれ、この
変換結果を信号処理することにより高分解能のデータが
得られる。
グクロックのタイミングをサンプリング期間毎にずらせ
てＡ／Ｄ変換器に送るから、サンプリング間隔の間のタ
イミングでＡ／Ｄ変換のサンプリングが行なわれ、この
変換結果を信号処理することにより高分解能のデータが
得られる。
以下、この発明の一実施例を図について説明する。第１
図において、１は信号入力端子、２はＡ／Ｄ変換器、３
は信号処理器、４は信号出力端子、８はクロック発生器
、７は第１の分周器、２０は以上の７，８から構成され
るサンプリングクロック発生回路である。また６はシフ
トレジスタ、５はセレクタ、１０は第２の分周器、９は
第３の分周器で、３０は以上の５．６，９．１０から構
成されサンプリングクロック発生回路２０からのサンプ
リングクロックのタイミングをずらせるタイミング切換
回路である。また１１はサンプリングクロック、１２は
スイッチである。
図において、１は信号入力端子、２はＡ／Ｄ変換器、３
は信号処理器、４は信号出力端子、８はクロック発生器
、７は第１の分周器、２０は以上の７，８から構成され
るサンプリングクロック発生回路である。また６はシフ
トレジスタ、５はセレクタ、１０は第２の分周器、９は
第３の分周器で、３０は以上の５．６，９．１０から構
成されサンプリングクロック発生回路２０からのサンプ
リングクロックのタイミングをずらせるタイミング切換
回路である。また１１はサンプリングクロック、１２は
スイッチである。
次に動作について説明する。
第１図において、アナログ信号入力端子１より入力され
た受信信号はスイッチ１２を介してＡ／Ｄ変換器２に入
り、これによりディジタル信号に変換される。そしてこ
のＡ／Ｄ変換器２のサンプリングのためのクロック信号
は次のようにして作成される。
た受信信号はスイッチ１２を介してＡ／Ｄ変換器２に入
り、これによりディジタル信号に変換される。そしてこ
のＡ／Ｄ変換器２のサンプリングのためのクロック信号
は次のようにして作成される。
叩ち、クロック発生器８でクロック信号が発生され、こ
れは第１の分周器７で適当な分周比でもって分周され、
シフトレジスタ６に入力される。
れは第１の分周器７で適当な分周比でもって分周され、
シフトレジスタ６に入力される。
そしてこのシフトレジスタ６では該入力された信号は該
シフトレジスタのクロック入力に入力されるクロック発
生器８のクロックによって順次シフトされる。一方、第
２の分周器１０による分周出力は第３の分周ｍ９に入力
され、その分周出力に応じてセレクタ５はシフトレジス
タ６のパラレル出力のうちのいずれかを選定しこれをサ
ンプリングクロック１１とする。そしてその結果、第２
図のように、各サンプリング期間８１〜Ｓ５毎にサンプ
リング間隔Ｈｓの４分の１の時間ずつタイミングをずら
せたサンプリングクロックｌｌａ、１１ｂ、ＩＩＣ，ｌ
ｉｄが得られる。ここでサンプリング期間Ｓ５のクロッ
クはサンプリング期間Ｓ１のクロックと同じである。
シフトレジスタのクロック入力に入力されるクロック発
生器８のクロックによって順次シフトされる。一方、第
２の分周器１０による分周出力は第３の分周ｍ９に入力
され、その分周出力に応じてセレクタ５はシフトレジス
タ６のパラレル出力のうちのいずれかを選定しこれをサ
ンプリングクロック１１とする。そしてその結果、第２
図のように、各サンプリング期間８１〜Ｓ５毎にサンプ
リング間隔Ｈｓの４分の１の時間ずつタイミングをずら
せたサンプリングクロックｌｌａ、１１ｂ、ＩＩＣ，ｌ
ｉｄが得られる。ここでサンプリング期間Ｓ５のクロッ
クはサンプリング期間Ｓ１のクロックと同じである。
上記Ａ／Ｄ変換器２からのＡ／Ｄ変換されたディジタル
信号は、例えば信号処理器３によってコヒーレント積分
、ＦＦＴ （高速フーリエ変換）等の信号処理が施され
、信号出力端子４から出力されるが、このようなサンプ
リング間隔を４分の１ずつずらした４種類のサンプリン
グク、ｏ ツタでもって入力信号をＡ／Ｄ変換した結果
を信号処理器３において適宜信号処理すれば、Ａ／Ｄ変
換器２の分解能の４倍の分解能を持つＡ／Ｄ変換その他
の信号処理データを得ることができる。
信号は、例えば信号処理器３によってコヒーレント積分
、ＦＦＴ （高速フーリエ変換）等の信号処理が施され
、信号出力端子４から出力されるが、このようなサンプ
リング間隔を４分の１ずつずらした４種類のサンプリン
グク、ｏ ツタでもって入力信号をＡ／Ｄ変換した結果
を信号処理器３において適宜信号処理すれば、Ａ／Ｄ変
換器２の分解能の４倍の分解能を持つＡ／Ｄ変換その他
の信号処理データを得ることができる。
なお、第２図の４種類のサンプリングクロックを用いる
各サンプリング期間の選定は第２分周器１０の分周出力
に応じてスイッチ１２により行なわれ、各サンプリング
期間を切換えるための切換期間においてはスイッチ１２
がオフとされることは勿論である。
各サンプリング期間の選定は第２分周器１０の分周出力
に応じてスイッチ１２により行なわれ、各サンプリング
期間を切換えるための切換期間においてはスイッチ１２
がオフとされることは勿論である。
このような本実施例によれば、分解能の高いＡ／Ｄ変換
その他の処理データを得ることができ、特にサンプリン
グ期間より長い時定数で変化していく現象の解析におい
て有効である。また本実施例装置では安価な部品でもっ
て構成が簡易な、かつ信頼性の高いＡ／Ｄ変換回路装置
が得られたこととなる。
その他の処理データを得ることができ、特にサンプリン
グ期間より長い時定数で変化していく現象の解析におい
て有効である。また本実施例装置では安価な部品でもっ
て構成が簡易な、かつ信頼性の高いＡ／Ｄ変換回路装置
が得られたこととなる。
以上のように、この発明によれば、Ａ／Ｄ変換器のサン
プリングタイミングをサンプリング間隔の期間内でずら
せるタイミング切換回路を設けたので、異なるタイミン
グでサンプリングしたＡ／Ｄ変換出力を信号処理するこ
とにより、分解能の高いデータ出力を得ることができる
。しかも構成が簡単かつ安価で信頼性の高いＡ／Ｄ変換
回路装置が得られるものである。
プリングタイミングをサンプリング間隔の期間内でずら
せるタイミング切換回路を設けたので、異なるタイミン
グでサンプリングしたＡ／Ｄ変換出力を信号処理するこ
とにより、分解能の高いデータ出力を得ることができる
。しかも構成が簡単かつ安価で信頼性の高いＡ／Ｄ変換
回路装置が得られるものである。
第１図はこの発明の一実施例によるＡ／Ｄ変換回路装置
の回路図、第２図は第１図の装置のサンプリングタイミ
ングの関係を示した図、第３図は従来のＡ／Ｄ変換回路
装置の回路図、第４図は従来の回路のサンプリングタイ
ミングの関係を示す図である。 ２・・・Ａ／Ｄ変換器、２０・・・サンプリングクロン
ク発住回路、３０・・・タイミング切換回路、３・・・
信号処理器。 なお図中、同一符号は同−又は相当部分を示す。
の回路図、第２図は第１図の装置のサンプリングタイミ
ングの関係を示した図、第３図は従来のＡ／Ｄ変換回路
装置の回路図、第４図は従来の回路のサンプリングタイ
ミングの関係を示す図である。 ２・・・Ａ／Ｄ変換器、２０・・・サンプリングクロン
ク発住回路、３０・・・タイミング切換回路、３・・・
信号処理器。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、該Ａ
／Ｄ変換器のサンプリングクロックを発生するサンプリ
ングクロック発生回路と、該サンプリングクロック発生
回路からの出力クロックのタイミングをずらせて出力し
上記Ａ／Ｄ変換器に送るタイミング切換回路と、上記Ａ
／Ｄ変換器の出力を信号処理する信号処理器とを備え、
上記入力信号のアナログ／ディジタル変換を含む信号処
理を行なうことを特徴とするアナログ／ディジタル変換
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27541184A JPS61157029A (ja) | 1984-12-28 | 1984-12-28 | アナログ／デイジタル変換回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27541184A JPS61157029A (ja) | 1984-12-28 | 1984-12-28 | アナログ／デイジタル変換回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157029A true JPS61157029A (ja) | 1986-07-16 |
Family
ID=17555122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27541184A Pending JPS61157029A (ja) | 1984-12-28 | 1984-12-28 | アナログ／デイジタル変換回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157029A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02200010A (ja) * | 1989-01-30 | 1990-08-08 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換回路 |
| US5541665A (en) * | 1993-12-22 | 1996-07-30 | Hitachi, Ltd. | Image processing apparatus with change over of clock signals |
| JP2017216527A (ja) * | 2016-05-30 | 2017-12-07 | 国立大学法人広島大学 | Ａ／ｄ変換装置及びジッタ補正方法 |
-
1984
- 1984-12-28 JP JP27541184A patent/JPS61157029A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02200010A (ja) * | 1989-01-30 | 1990-08-08 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換回路 |
| US5541665A (en) * | 1993-12-22 | 1996-07-30 | Hitachi, Ltd. | Image processing apparatus with change over of clock signals |
| JP2017216527A (ja) * | 2016-05-30 | 2017-12-07 | 国立大学法人広島大学 | Ａ／ｄ変換装置及びジッタ補正方法 |
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