JPH02200010A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＡ／Ｄ変換回路に関する。

［従来の技術］ Ａ／Ｄ変換回路は、その変換時間により低速用のものか
ら高速用のものまで種々のタイプのものが実用化され、
現在では１チツプのマイクロコンピュータに内臓された
Ａ／Ｄ変換回路も数多くあり、種々な分野に広く使用さ
れている。

Ａ／Ｄ変換回路は、アナログ信号をサンプリングするサ
ンプリング回路部と、サンプリングされたアナログ信号
をディジタル信号に変換する変換回路部とから構成され
ており、これらサンプリング回路部及び変換回路部は夫
々所定の周波数を有するクロック信号によって動作して
いる。

［発明が解決しようとする課題］ ところで、Ａ／Ｄ変換回路の変換時間は、通常、アナロ
グ信号のサンプリング時間とサンプルホールドされたア
ナログ信号をディジタル信号に変換するまでの時間との
合計で表されるが、ここではアナログ信号のサンプリン
グが終わってからディジタル信号に変換されるまでの時
間を変換時間と呼ぶことにする。

上述した従来のＡ／Ｄ変換回路では、そのサンプリング
時間及び変換時間が、Ａ／Ｄ変換回路を動作させるクロ
ック信号の周波数によって一義的に決定されるようにな
っている。

しかしながら、このクロック信号は、Ａ／Ｄ変換回路以
外の周辺回路にも共通に使用されている場合が多く、こ
のため、Ａ／Ｄ変換回路のサンプリング時間及び変換時
間を変更する必要が生じたとしても、周辺回路の動作と
の関係から、任意にクロック信号の周波数を変更するこ
とができないという欠点がある。

また、サンプリング時間及び変換時間はＡ／Ｄ変換回路
の精度と密接な関係があり、それらが精度に及ぼす影響
を別々に評価する必要がある場合、又は必要な精度内で
サンプリング時間と変換時間との和を最小にする必要が
ある場合等は、サンプリング時間と変換時間とを独立に
、且つ任意に変更可能であることが望まれる。しかしな
がら、従来のＡ／Ｄ変換回路では、サンプリング周波数
と変換時間とを同じ割合で増減させることはできるが、
それらを独立して変更することができないという問題点
がある。

本発明はかかる問題点に鑑みてなされたものであって、
サンプリング時間と変換時間とを独立に変更することが
できるＡ／Ｄ変換回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＡ／Ｄ変換回路は、第１のクロック信号を
分周して第１のデータで指定された分周比の第２のクロ
ック信号を出力する第１のクロック信号制御回路と、前
記第１のクロック信号を分周して第２のデータで指定さ
れた分周比の第３のクロック信号を出力する第２のクロ
ック信号制御回路と、前記第２のクロック信号に基づい
てアナログ入力信号をサンプリングしホールドするサン
プルホールド回路と、前記第３のクロック信号に基づい
て制御されてこのサンプルホールド回路にホールドされ
たアナログ入力信号を入力してディジタル信号に変換し
て出力する変換回路とを有することを特徴とする。

［作用］ 本発明によれば、第１及び第２のクロック信号制御回路
により、第１のクロック信号を分周して第１及び第２の
データによって決定された分周比の第２及び第３のクロ
ック信号を生成する。そして、これら第２及び第３のク
ロック信号は夫々サンプルホールド回路及び変換回路に
与えられる。

変換回路はサンプルホールド回路によってサンプリング
されたアナログ信号をディジタル信号に変換するが、こ
のとき、サンプルホールド回路及び変換回路は夫々第１
及び第２のクロック信号制御回路から出力される第２及
び第３のクロック信号によって制御されて動作する。こ
のため、第１及び第２のデータによって第２及び第３の
クロック信号として夫々異なるものを設定しておけば、
サンプルホールド回路及び変換回路の動作速度の制御を
独立に行うことができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係るＡ／Ｄ変換回路を示す回
路図である。このＡ／Ｄ変換回路は、アナログ入力信号
ｅをサンプリングするサンプルホールド回路１と、サン
プルホールドされたアナログ信号をディジタル信号に変
換する変換部２０と、これらサンプルホールド回路１及
び変換部２０を制御するクロック信号を発生するクロッ
ク信号制御部２１及び２２から構成されている。分周カ
ウンタ６及び７はシステムクロックφ、を分周する分周
カウンタである。分周カウンタ６はクロック端子を介し
てシステムクロック信号φ１をそのクロック入力部ＣＫ
に入力し、これを分周して、その出力部Ｑ１．Ｑ２．Ｑ
３　、Ｑ４から夫々周期ＴＡ１．ＴＡ□、　ＴＡ、、　
ＴＡ４を有するクロック信号を出力する。

また、デコーダ８は数値信号Ａのビット信号ａｌ　、ａ
２を夫々その入力部１．、Ｉ２に入力し、ビット信号ａ
　１　＊　ａ　２の論理値０．１の組合わせにより、そ
の出力部０１，０２，０３，０４のいずれか１つの出力
部のみから論理値１が出力されるものとなっている。更
に、２人力ＡＮＤゲート１０，１１，１２．１３はその
一方の入力に夫々周期ＴＡ１．　Ｔａ２１　Ｔａ３１　
Ｔａ４を有するクロック信号が分周カウンタ６から与え
られ、他の入力にはデコーダ８の出力部０１，０２，０
３，０４から出力される信号が夫々与えられている。そ
して、ＡＮＤゲート１０，１１，１２．１３の出力はＯ
Ｒゲート１４の入力に与えられ、その出力φいをサンプ
ルホールド回路１のクロック入力部ＣＫに与えている。

即ち、クロック信号制御部２１は、システムクロック信
号φ１を基にして発生させた周期ＴＡＩＩ　Ｔａ２１　
ＴＡＸＩ　Ｔａ４を有する４種類のクロック信号の中か
ら、１つのクロック信号を数値信号Ａによって選択し、
この信号をクロック信号φＡとしてサンプルホールド回
路１に出力するものとなっている。サンプルホールド回
路１は入力端子を介してアナログ入力信号ｅを入力して
、そのクロック入力部ＣＫに入力されているタロツク信
号φ４に制御されてアナログ入力信号ｅのサンプリング
を行い、これをホールドして出力する。

クロック信号制御部２２は、クロック信号制御部２１と
同様の構成を有している。即ち、分周カウンタ７、デコ
ーダ９、ＡＮＤゲート１５，１６゜１７．１８及びＯＲ
ゲート１９は夫々分周カウンタ６、デコーダ８、ＡＮＤ
ゲート１０．１１，１２．１３及びＯＲゲート１４に対
応している。但し、分周カウンタ７の出力部Ｑｒ　、　
Ｑ２　、　Ｑ３　。

Ｑ４から出力されるクロック信号の周期は夫々’ｒＢ、
、　’ｒ、□、　Ｔａ３．　Ｔａ４となっており、クロ
ック信号制御部２２は、数値信号Ｂのビット信号ｂ１ｂ
２の論理値０．１の組合わせによって、周期Ｔ、、、　
Ｔ、２．’ｒａ、、Ｔ、４を有するクロック信号の中か
ら１つのみを選択するものとなっている。そして、選択
されたクロック信号はＯＲゲート１つの出力φＢとして
変換部２０に出力される。変換部２０は、逐次比較型Ａ
／Ｄ変換器として動作し、コンパレータ３、ＤＡ変換回
路２、論理処理回路４及びラッチ５により構成され、ク
ロック信号φＢに制御されて、サンプルホールド回路１
から入力したアナログ信号をディジタル信号Ｃに変換し
て出力端子に出力するものとなっている。即ち、コンパ
レータ３はサンプルホールド回路１の出力をその一方の
入力部に入力し、他方の入力部には後述するＤＡ変換回
路２から出力される基準電圧を入力して、電圧の比較を
行い、この比較結果を論理処理回路４に出力する。論理
処理回路４は、そのクロック入力部ＣＫに入力されたク
ロック信号制御部２２からのクロック信号φＢに同期し
て動作し、コンパレータ３の出力を所定の処理をしたの
ちディジタル信号に変換して、ＤＡ変換回路２に出力す
る。ＤＡ変換回路２はラダー抵抗等で構成され、論理処
理回路４からの出力を入力して、論理処理回路４の処理
結果に基づいてコンパレータ３に与える基準電圧を発生
させるものとなっている。また、論理処理回路４の処理
結果は同時にラッチ回路５に出力され、ラッチ回路５は
これをラッチして、ディジタル出力信号Ｃを出力するも
のとなっている。

次に、このように構成された本実施例の回路の動作につ
いて説明する。

先ず、変換部２０の動作について簡単に説明する。論理
処理回路４のクロック入力部ＣＫに入力されるクロック
信号φＢの最初のサイクルではＤＡ変換回路２の出力か
らは、Ａ／Ｄ変換可能とするアナログ信号のフルスケー
ル値の１／２の電圧が出力され、これが基準電圧として
コンパレータ３の他方の入力に与えられる。コンパレー
タ３はこの１／２フルスケールの電圧値とサンプルホー
ルド回路からの信号の電圧とを比較する。この結果、サ
ンプルホールド回路からの信号の電圧の方が大きい場合
には、論理処理回路４から出力されるディジタル信号の
ＭＳＢビットを１とし、もし１／２フルスケールより小
さい場合にはＭＳＢビットを０とする。そして、クロッ
ク信号が次のサイクルに変わると、ＤＡ変換回路２から
は、最初のサイクルの論理処理回路４の処理結果に基づ
いて、１／４フルスケールの基準電圧が出力され、これ
がコンパレータ３に与えられて再度比較が行われる。こ
のようにＭＳＢビットから順に比較してＬＳＢまでのビ
ットの０，１を決定して、ラッ子回路５から、ディジタ
ル出力信号Ｃを出力する。

従って、前述した変換部２０における電圧比較動作は、
クロック信号φＢの周期ＴＢで１回の電圧比較動作が完
了するように設計した場合には、８ビツトのディジタル
出力信号Ｃを生成するのに８７Ｂの変換時間を要するこ
ととなる。

このように動作する変換部２０に入力するアナログ信号
は、サンプルホールド回路１によってアナログ入力信号
ｅをサンプリングすることによって得ている。

このアナログ入力信号のサンプリング動作は、クロック
信号制御回路２１から出力されるクロック信号φＡによ
って制御され、このクロック信号φＡの周期ＴＡに比例
してサンプリング時間が決定されるように設計されてい
る。

このように、本口、路ではクロック信号φＡ及びφＢと
して夫々４種類の周期を独立に選択することができる。

即ち、変換部２０の変換時間のみを短縮する場合には、
数値信号Ｂによって周期’ｒａ、。

Ｔ　Ｂ２．　Ｔ　ＢＳ、　Ｔ　Ｂ４の中から、周期の短
いものを選択して、クロック信号φＢとすれば良く、ま
た、サンプリング時間を短縮する場合には、数値信号Ａ
によって周期ＴＡ、、　ＴＡ２．　ＴＡ３．　ＴＡ４の
中から周期の短いものを選択して、クロック信号φＡと
すれば良い。但し、後者の場合には変換部２０の動作周
波数との関係を考慮して、１回のサンプリング周期内に
ディジタル信号Ｃの全ビットが確定するようにクロック
信号φ８を調整する必要がある。

本実施例においては、数値信号Ａ、Ｂが夫々２ビツトで
あるため、サンプリング時間及び変換時間を夫々４通り
設定することができるが、数値信号のビット数を増せば
、より多くのサンプリング時間及び変換時間を設定する
ことができる。

更に、サンプリング時間及び変換時間の変更はこれらを
制御するクロック信号の周期（周波数）を変えることに
よって行っているため、単なる時間の変更にとどまらず
、変換精度の調整をも可能としていることは以上の説明
から明らかなところである。

また、本発明の応用例として、何らかの原因でシステム
クロック信号φＳの周期が変化したとしても、数値信号
を設定し直すことによって、所望するサンプリング周期
及び変換周期に修正するような使い方をすることも可能
である。

［発明の効果］ 以上説明したように本発明は、アナログ入力信号のサン
プリングを制御するクロック信号の周波数とサンプリン
グされたアナログ信号のディジタル信号への変換を制御
するクロック信号の周波数とを独立に変更することがで
きる。このため、このＡ／Ｄ変換回路以外の周辺回路に
も共通に使用されるクロック信号を用いても、その周波
数に制約されることなく動作することが可能であり、目
的にあった使用ができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の実施例に係るＡ／Ｄ変換回路を示す回
路図である。 １；サンプルホールド回路、２；Ｉ）Ａ変換回路、３；
コンパレータ、４；論理処理回路、５；ラッチ、６，７
；分周カウンタ、８．９；デコーダ、１０．１１，１２
，１３，１５，１６，１７，１８　；　ＡＮＤゲート、
１４，１９．ＯＲゲート、２０；変換部、２１，２２．
クロック信号制御部、Ａ、Ｂ；数値信号、ａｓ　ｒ　ａ
２．ｔ）＋　、　　Ｂ２；ビット信号、Ｃ；ディジタル
出力信号、ＣＫ；クロック入力部、ｅ；アナログ入力信
号、　　１１゜工２　；デコーダ入力部、０１，０２，
０３，０４；デコーダ出力部、Ｑ　ｌ＋　Ｑ２　＋　Ｑ
３　＋　Ｑ４：カウンタ出力部 出願人　日本電気アイジ−マイコンシステム株式会社

Claims (1)

【特許請求の範囲】
1. （１）第１のクロック信号を分周して第１のデータで指
   定された分周比の第２のクロック信号を出力する第１の
   クロック信号制御回路と、前記第１のクロック信号を分
   周して第２のデータで指定された分周比の第３のクロッ
   ク信号を出力する第２のクロック信号制御回路と、前記
   第２のクロック信号に基づいてアナログ入力信号をサン
   プリングしホールドするサンプルホールド回路と、前記
   第３のクロック信号に基づいて制御されてこのサンプル
   ホールド回路にホールドされたアナログ入力信号を入力
   してディジタル信号に変換して出力する変換回路とを有
   することを特徴とするＡ／Ｄ変換回路。