JPH04281617A - 基準クロック発生回路 - Google Patents
基準クロック発生回路Info
- Publication number
- JPH04281617A JPH04281617A JP6921191A JP6921191A JPH04281617A JP H04281617 A JPH04281617 A JP H04281617A JP 6921191 A JP6921191 A JP 6921191A JP 6921191 A JP6921191 A JP 6921191A JP H04281617 A JPH04281617 A JP H04281617A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- frequency division
- sampling
- divider circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 48
- 230000010355 oscillation Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＡＴ（デジタルオ
ーディオテープレコーダ）、ＣＤ（コンパクトディスク
プレーヤ）、ＣＤ−ＲＯＭ（コンパクトディスク−リー
ドオンリメモリ）等のデジタルオーディオ機器およびそ
の応用機器における基準クロック発生回路の改良に関す
る。
ーディオテープレコーダ）、ＣＤ（コンパクトディスク
プレーヤ）、ＣＤ−ＲＯＭ（コンパクトディスク−リー
ドオンリメモリ）等のデジタルオーディオ機器およびそ
の応用機器における基準クロック発生回路の改良に関す
る。
【０００２】
【従来の技術】デジタルオーディオ機器等では、音声信
号の標本化周波数として、３２ＫＨｚ，４４．１ＫＨｚ
，４８ＫＨｚの３種類が使用されている。また、Ａ／Ｄ
変換器およびＤ／Ａ変換器には、これらの３種類の標本
化周波数のクロックの他に、Ａ／Ｄ変換器およびＤ／Ａ
変換器の内部動作用として、標本化周波数の２５６倍の
クロックを必要とするものがある。
号の標本化周波数として、３２ＫＨｚ，４４．１ＫＨｚ
，４８ＫＨｚの３種類が使用されている。また、Ａ／Ｄ
変換器およびＤ／Ａ変換器には、これらの３種類の標本
化周波数のクロックの他に、Ａ／Ｄ変換器およびＤ／Ａ
変換器の内部動作用として、標本化周波数の２５６倍の
クロックを必要とするものがある。
【０００３】図４は従来の基準クロック発生回路のブロ
ック構成図である。従来の基準クロック発生回路１０１
は、共振周波数２４．５７６ＭＨｚの水晶振動子Ｘ１を
備えた第１の原発振回路１０２と、この第１の原発振回
路１０２の出力を３分周して３２ＫＨｚの２５６倍のク
ロックＣＫ１を生成する３分周回路１０３と、第１の原
発振回路１０２の出力を２分周して４８ＫＨｚの２５６
倍のクロックＣＫ２を生成する２分周回路１０４と、共
振周波数１１．２８９６ＭＨｚの水晶振動子Ｘ２を備え
、４４．１ＫＨｚの２５６倍のクロックＣＫ３を発生す
る第２の原発振回路１０５を備え、選択スイッチ１０６
で所望のクロックＣＫ１〜ＣＫ３を選択して標本化周波
数の２５６倍のクロック２５６ＦＳを得るとともに、こ
れを２５６分周回路１０７で２５６分周して標本化周波
数のクロックＦＳを得ている。
ック構成図である。従来の基準クロック発生回路１０１
は、共振周波数２４．５７６ＭＨｚの水晶振動子Ｘ１を
備えた第１の原発振回路１０２と、この第１の原発振回
路１０２の出力を３分周して３２ＫＨｚの２５６倍のク
ロックＣＫ１を生成する３分周回路１０３と、第１の原
発振回路１０２の出力を２分周して４８ＫＨｚの２５６
倍のクロックＣＫ２を生成する２分周回路１０４と、共
振周波数１１．２８９６ＭＨｚの水晶振動子Ｘ２を備え
、４４．１ＫＨｚの２５６倍のクロックＣＫ３を発生す
る第２の原発振回路１０５を備え、選択スイッチ１０６
で所望のクロックＣＫ１〜ＣＫ３を選択して標本化周波
数の２５６倍のクロック２５６ＦＳを得るとともに、こ
れを２５６分周回路１０７で２５６分周して標本化周波
数のクロックＦＳを得ている。
【０００４】
【発明が解決しようとする課題】標本化周波数３２ＫＨ
ｚと４８ＫＨｚは、その比が２：３と簡単な値であるこ
とから、１つの原発振回路１０２のクロックを分周する
ことで得られるが、標本化周波数４４．１ＫＨｚは他の
標本化周波数と単純な整数比でないため、別の原発振回
路１０５を設けなければならない。このように、従来の
基準クロック発生回路は、２組の原発振回路を必要とす
るため高価となり、また、実装面積が大きくなる。
ｚと４８ＫＨｚは、その比が２：３と簡単な値であるこ
とから、１つの原発振回路１０２のクロックを分周する
ことで得られるが、標本化周波数４４．１ＫＨｚは他の
標本化周波数と単純な整数比でないため、別の原発振回
路１０５を設けなければならない。このように、従来の
基準クロック発生回路は、２組の原発振回路を必要とす
るため高価となり、また、実装面積が大きくなる。
【０００５】この発明はこのような課題を解決するため
なされたもので、その目的は１組の原発振回路の発振出
力を分周して、３種類の標本化周波数のクロック、およ
び、その２５６倍のクロックを生成することのできる基
準クロック発生回路を提供するにある。
なされたもので、その目的は１組の原発振回路の発振出
力を分周して、３種類の標本化周波数のクロック、およ
び、その２５６倍のクロックを生成することのできる基
準クロック発生回路を提供するにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
この発明に係る基準クロック発生回路は、周波数３６．
８６４ＭＨｚの原クロックを発生する原発振回路と、こ
の原クロックを分周する可変分周回路と、この可変分周
回路の分周数を、標本化周波数４８ＫＨｚを得る時は３
分周に、標本化周波数３２ＫＨｚを得る時は４．５分周
に、標本化周波数４４．１ＫＨｚを得る時は３分周４７
回に対して４分周１７回を４分周の間隔が略等間隔にな
るよう指定する分周数指定回路と、可変分周回路の出力
を２５６分周する固定分周回路とを備えたことを特徴と
する。なお、４．５分周は、４分周と５分周を切替える
構成としてもよい。
この発明に係る基準クロック発生回路は、周波数３６．
８６４ＭＨｚの原クロックを発生する原発振回路と、こ
の原クロックを分周する可変分周回路と、この可変分周
回路の分周数を、標本化周波数４８ＫＨｚを得る時は３
分周に、標本化周波数３２ＫＨｚを得る時は４．５分周
に、標本化周波数４４．１ＫＨｚを得る時は３分周４７
回に対して４分周１７回を４分周の間隔が略等間隔にな
るよう指定する分周数指定回路と、可変分周回路の出力
を２５６分周する固定分周回路とを備えたことを特徴と
する。なお、４．５分周は、４分周と５分周を切替える
構成としてもよい。
【０００７】
【作用】３６．８６４ＭＨｚの原クロックを３分周する
ことで標本化周波数４８ＫＨｚの２５６倍のクロック（
１２．２８８ＭＨｚ）が得られ、これを２５６分周する
ことで４８ＫＨｚの標本化周波数のクロックが得られる
。３６．８６４ＭＨｚの原クロックを４．５分周するこ
とで標本化周波数３２ＫＨｚの２５６倍のクロック（８
．１９２ＭＨｚ）が得られ、これを２５６分周すること
で３２ＫＨｚの標本化周波数のクロックが得られる。３
６．８６４ＭＨｚの原クロックを、３分周４７回に対し
て４分周１７回を４分周の間隔が略等間隔になるよう混
在させることで、標本化周波数４４．１ＭＨｚの略２５
６倍のクロック（１１．２８９６ＭＨｚ）が得られ、こ
れを２５６分周することで略４４．１ＫＨｚの標本化周
波数のクロックが得られる。
ことで標本化周波数４８ＫＨｚの２５６倍のクロック（
１２．２８８ＭＨｚ）が得られ、これを２５６分周する
ことで４８ＫＨｚの標本化周波数のクロックが得られる
。３６．８６４ＭＨｚの原クロックを４．５分周するこ
とで標本化周波数３２ＫＨｚの２５６倍のクロック（８
．１９２ＭＨｚ）が得られ、これを２５６分周すること
で３２ＫＨｚの標本化周波数のクロックが得られる。３
６．８６４ＭＨｚの原クロックを、３分周４７回に対し
て４分周１７回を４分周の間隔が略等間隔になるよう混
在させることで、標本化周波数４４．１ＭＨｚの略２５
６倍のクロック（１１．２８９６ＭＨｚ）が得られ、こ
れを２５６分周することで略４４．１ＫＨｚの標本化周
波数のクロックが得られる。
【０００８】なお、４．５分周は、４分周と５分周を切
替えることで得る構成にすることにより、可変分周回路
の最大分周数は５となる。よって、可変分周回路を３ビ
ットのカウンタで構成することができ、回路構成の簡略
化が図れる。
替えることで得る構成にすることにより、可変分周回路
の最大分周数は５となる。よって、可変分周回路を３ビ
ットのカウンタで構成することができ、回路構成の簡略
化が図れる。
【０００９】
【実施例】以下、この発明の実施例を添付図面を参照に
説明する。図１はこの発明に係る基準クロック発生回路
のブロック構成図である。この基準クロック発生回路１
は、共振周波数３６．８６４ＭＨｚの水晶振動子Ｘ１を
備えた原発振回路２と、可変分周回路３と、固定分周回
路４と、分周数指定回路５と、標本化周波数設定回路６
とからなる。
説明する。図１はこの発明に係る基準クロック発生回路
のブロック構成図である。この基準クロック発生回路１
は、共振周波数３６．８６４ＭＨｚの水晶振動子Ｘ１を
備えた原発振回路２と、可変分周回路３と、固定分周回
路４と、分周数指定回路５と、標本化周波数設定回路６
とからなる。
【００１０】原発振回路２は、共振周波数３６．８６４
ＭＨｚの水晶振動子Ｘ１と、インバータ回路２ａ等から
構成され、周波数３６．８６４ＭＨｚのマスタクロック
ＭＣＫを発生する。可変分周回路３は、分周数指定回路
５から与えられる分周数指定情報５ａに基づいてマスタ
クロックＭＣＫを分周する。固定分周回路４は、８ビッ
トのバイナリカウンタ等で構成され、可変分周回路から
の分周出力３ａを２５６分周する。標本化周波数設定回
路６は、標本化周波数ＦＳを３２ＫＨｚ，４４．１ＫＨ
ｚ，４８ＫＨｚのいずれにするかを設定するスイッチ等
を備える。
ＭＨｚの水晶振動子Ｘ１と、インバータ回路２ａ等から
構成され、周波数３６．８６４ＭＨｚのマスタクロック
ＭＣＫを発生する。可変分周回路３は、分周数指定回路
５から与えられる分周数指定情報５ａに基づいてマスタ
クロックＭＣＫを分周する。固定分周回路４は、８ビッ
トのバイナリカウンタ等で構成され、可変分周回路から
の分周出力３ａを２５６分周する。標本化周波数設定回
路６は、標本化周波数ＦＳを３２ＫＨｚ，４４．１ＫＨ
ｚ，４８ＫＨｚのいずれにするかを設定するスイッチ等
を備える。
【００１１】分周数指定回路５は、標本化周波数設定回
路６で設定された標本化周波数ＦＳに対応して、分周数
指定情報５ａを発生する。この分周数指定回路５は、標
本化周波数ＦＳが４８ＫＨｚの場合は、分周数３の指定
情報を可変分周回路３へ与える。標本化周波数ＦＳが４
８ＫＨｚの場合は、分周数４と分周数５とを交互に切替
える。この切替えは、可変分周回路３の分周出力３ａに
基づいてなされる。標本化周波数ＦＳが４４．１ＫＨｚ
の場合、３分周４７回に対して４分周１７回を４分周の
間隔が略等間隔になるよう混在させて指定する。
路６で設定された標本化周波数ＦＳに対応して、分周数
指定情報５ａを発生する。この分周数指定回路５は、標
本化周波数ＦＳが４８ＫＨｚの場合は、分周数３の指定
情報を可変分周回路３へ与える。標本化周波数ＦＳが４
８ＫＨｚの場合は、分周数４と分周数５とを交互に切替
える。この切替えは、可変分周回路３の分周出力３ａに
基づいてなされる。標本化周波数ＦＳが４４．１ＫＨｚ
の場合、３分周４７回に対して４分周１７回を４分周の
間隔が略等間隔になるよう混在させて指定する。
【００１２】図２は３分周と４分周を混在指定する場合
の一具体例をを示すブロック構成図である。分周数指定
回路５は、可変分周回路３の出力３ａをカウントする６
ビットのバイナリカウンタ５ｂと、このバイナリカウン
タ５ｂのカウント出力を読出しアドレスとするＲＯＭ５
ｃを備える。ＲＯＭ５ｃには、分周数の指定情報５ａを
格納している。その指定情報５ａは、表１に示すように
、３分周，４分周，３分周，３分周のサイクルを１５回
繰返した後、３分周，４分周，３分周，４分周のサイク
ルを１回行なう構成としている。
の一具体例をを示すブロック構成図である。分周数指定
回路５は、可変分周回路３の出力３ａをカウントする６
ビットのバイナリカウンタ５ｂと、このバイナリカウン
タ５ｂのカウント出力を読出しアドレスとするＲＯＭ５
ｃを備える。ＲＯＭ５ｃには、分周数の指定情報５ａを
格納している。その指定情報５ａは、表１に示すように
、３分周，４分周，３分周，３分周のサイクルを１５回
繰返した後、３分周，４分周，３分周，４分周のサイク
ルを１回行なう構成としている。
【００１３】
【表１】
【００１４】以上の構成であるから、標本化周波数設定
回路６で標本化周波数４８ＫＨｚが設定されると、可変
分周回路２は周波数３６．８６４ＭＨｚのマスタクロッ
クＭＣＫを３分周して、４８ＫＨｚの２５６倍の周波数
１２．２８８ＭＨｚのクロック２５６ＦＳを出力し、固
定分周回路４はマスタクロックＭＣＫを２５６分周して
、４８ＫＨｚの標本化周波数クロックＦＳを出力する。 標本化周波数設定回路６で標本化周波数３２ＫＨｚが設
定されると、可変分周回路２は４分周と５分周を交互に
繰返すので、周波数８．１９２ＭＨｚのクロック２５６
ＦＳが得られるとともに、３２ＫＨｚの標本化周波数Ｆ
Ｓが得られる。標本化周波数設定回路６で標本化周波数
４４．１ＫＨｚが設定されると、可変分周回路３は３分
周と４分周を所定の順序で切替えるので、平均周波数１
１．２８８５７６ＭＨｚのクロック２５６ＦＳを生成し
、固定分周回路４からは４４．０９６ＫＨｚの標本化周
波数のクロックＦＳが得られる。
回路６で標本化周波数４８ＫＨｚが設定されると、可変
分周回路２は周波数３６．８６４ＭＨｚのマスタクロッ
クＭＣＫを３分周して、４８ＫＨｚの２５６倍の周波数
１２．２８８ＭＨｚのクロック２５６ＦＳを出力し、固
定分周回路４はマスタクロックＭＣＫを２５６分周して
、４８ＫＨｚの標本化周波数クロックＦＳを出力する。 標本化周波数設定回路６で標本化周波数３２ＫＨｚが設
定されると、可変分周回路２は４分周と５分周を交互に
繰返すので、周波数８．１９２ＭＨｚのクロック２５６
ＦＳが得られるとともに、３２ＫＨｚの標本化周波数Ｆ
Ｓが得られる。標本化周波数設定回路６で標本化周波数
４４．１ＫＨｚが設定されると、可変分周回路３は３分
周と４分周を所定の順序で切替えるので、平均周波数１
１．２８８５７６ＭＨｚのクロック２５６ＦＳを生成し
、固定分周回路４からは４４．０９６ＫＨｚの標本化周
波数のクロックＦＳが得られる。
【００１５】図３は他の実施例に係る基準クロック発生
回路のブロック構成図である。この基準クロック発生回
路１１は、分周数指定回路１５内にカウンタを設けずに
、固定分周回路４の各分周段の分周出力Ｂ１〜Ｂ６に基
づいて分周数の切替えを行なう構成としたものである。
回路のブロック構成図である。この基準クロック発生回
路１１は、分周数指定回路１５内にカウンタを設けずに
、固定分周回路４の各分周段の分周出力Ｂ１〜Ｂ６に基
づいて分周数の切替えを行なう構成としたものである。
【００１６】また、標本化周波数３２ＫＨｚを生成する
際には、可変分周回路５の分周数を５に設定するととも
に、そのカウント値が４を超えた後にマスタクロックＭ
ＣＫが反転した時点で、可変分周回路５をリセットして
４．５分周を行なうよう構成してもよい。
際には、可変分周回路５の分周数を５に設定するととも
に、そのカウント値が４を超えた後にマスタクロックＭ
ＣＫが反転した時点で、可変分周回路５をリセットして
４．５分周を行なうよう構成してもよい。
【００１７】
【発明の効果】以上説明したようにこの発明に係る基準
クロック発生回路は、原発振回路の発振周波数を３６．
８６４ＭＨｚとし、可変分周回路の分周数を、標本化周
波数４８ＫＨｚを得る時は３分周、標本化周波数３２Ｋ
Ｈｚを得る時は４．５分周、標本化周波数４４．１ＫＨ
ｚを得る時は、３分周４７回に対して４分周１７回を４
分周の間隔が略等間隔になるよう混在させる構成とした
ので、１つの原発振回路で３種類の標本化周波数のクロ
ック、および、その２５６倍のクロックを得ることがで
きる。よって、部品点数の削減ならびに実装面積の減少
が図れる。また、４分周と５分周を切替えて４．５分周
のクロックを得る構成とすることで、可変分周回路は３
〜５分周の動作ができればよく、この可変分周回路の構
成が簡略化できる。
クロック発生回路は、原発振回路の発振周波数を３６．
８６４ＭＨｚとし、可変分周回路の分周数を、標本化周
波数４８ＫＨｚを得る時は３分周、標本化周波数３２Ｋ
Ｈｚを得る時は４．５分周、標本化周波数４４．１ＫＨ
ｚを得る時は、３分周４７回に対して４分周１７回を４
分周の間隔が略等間隔になるよう混在させる構成とした
ので、１つの原発振回路で３種類の標本化周波数のクロ
ック、および、その２５６倍のクロックを得ることがで
きる。よって、部品点数の削減ならびに実装面積の減少
が図れる。また、４分周と５分周を切替えて４．５分周
のクロックを得る構成とすることで、可変分周回路は３
〜５分周の動作ができればよく、この可変分周回路の構
成が簡略化できる。
【図１】この発明に係る基準クロック発生回路のブロッ
ク構成図
ク構成図
【図２】３分周と４分周を混在指定する場合の一具体例
を示すブロック構成図
を示すブロック構成図
【図３】他の実施例に係る基準クロック発生回路のブロ
ック構成図
ック構成図
【図４】従来の基準クロック発生回路のブロック構成図
１，１１…基準クロック発生回路、２…原発振回路、３
…可変分周回路、４…固定分周回路、５，１５…分周数
指定回路、６…標本化周波数設定回路、Ｘ１…水晶振動
子（３６．８６４ＭＨｚ）、ＦＳ…標本化周波数のクロ
ック。
…可変分周回路、４…固定分周回路、５，１５…分周数
指定回路、６…標本化周波数設定回路、Ｘ１…水晶振動
子（３６．８６４ＭＨｚ）、ＦＳ…標本化周波数のクロ
ック。
Claims (2)
- 【請求項１】 周波数３６．８６４ＭＨｚの原クロッ
クを発生する原発振回路と、この原クロックを分周する
可変分周回路と、この可変分周回路の分周数を、標本化
周波数４８ＫＨｚを得る時は３分周に、標本化周波数３
２ＫＨｚを得る時は４．５分周に、標本化周波数４４．
１ＫＨｚを得る時は３分周４７回に対して４分周１７回
を４分周の間隔が略等間隔になるよう指定する分周数指
定回路と、この可変分周回路の出力を２５６分周する固
定分周回路とを備えたことを特徴とする基準クロック発
生回路。 - 【請求項２】 前記４．５分周は、４分周と５分周を
切替えることを特徴とする請求項１記載の基準クロック
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6921191A JPH04281617A (ja) | 1991-03-08 | 1991-03-08 | 基準クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6921191A JPH04281617A (ja) | 1991-03-08 | 1991-03-08 | 基準クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04281617A true JPH04281617A (ja) | 1992-10-07 |
Family
ID=13396161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6921191A Pending JPH04281617A (ja) | 1991-03-08 | 1991-03-08 | 基準クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04281617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219877A (ja) * | 2007-02-08 | 2008-09-18 | Semiconductor Energy Lab Co Ltd | クロック信号生成回路、及び半導体装置 |
| JP2012074797A (ja) * | 2010-09-28 | 2012-04-12 | Nippon Dempa Kogyo Co Ltd | 多出力水晶発振器 |
-
1991
- 1991-03-08 JP JP6921191A patent/JPH04281617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219877A (ja) * | 2007-02-08 | 2008-09-18 | Semiconductor Energy Lab Co Ltd | クロック信号生成回路、及び半導体装置 |
| JP2012074797A (ja) * | 2010-09-28 | 2012-04-12 | Nippon Dempa Kogyo Co Ltd | 多出力水晶発振器 |
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