SU1437994A1 - Синхронный счетчик - Google Patents
Синхронный счетчик Download PDFInfo
- Publication number
- SU1437994A1 SU1437994A1 SU874226608A SU4226608A SU1437994A1 SU 1437994 A1 SU1437994 A1 SU 1437994A1 SU 874226608 A SU874226608 A SU 874226608A SU 4226608 A SU4226608 A SU 4226608A SU 1437994 A1 SU1437994 A1 SU 1437994A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- output
- flip
- counter
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к цифровой импульсной технике и дискретной автоматике и может быть использовано дл счета и сдвига информации. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени сдвига информации. Каждьш разр д счетчика содержит три RS-триг- гера 1, 2 и 3 на элементах И-НЕ. Входной сигнал поступает на синхро- вход 4, и устройство работает в режиме счета 1-ши сдвига в зависимости от сигналов на входах 7 и 8. 3 ил.
Description
.С
со
со
Фи&2
Изобретение относитс к построению устройств цифровой вычислительной тех-- НИКИ и дискретной автоматики на по- тенидальных логических элементах преимущественно в виде микросхем.
Цель изобретени - расширение функциональных возможностей за счет обеспечени возможности сдвига информации,.
На фиг. 1 изображены (k-1) и Q (k-l)-bHi; разр ды синхронного счетчика; на фиг. 2 - один разр д счетчика, выполненный на логических элементах И-HE j на фиг, 3 - временна диаграмма работы счетчика.
Счетчик (фиг. 1) в каждом разр де содержит первый 1, второй 2 и третий 3 RS-триггеры и синхровход 4, который соединен с первыми R-входами первого
1и второго 2 триггеров. Первьй и jn второй выходы первого триггера 1 соединены попарно соответственно с S-входами второго 2 и третьего 3 тригт геров, первый выход второго-триггера
2соединен с вторым R-входом первого 25 триггера 1 следующего разр да, второй выход второго -триггера 2 соединен с третьим R-входом первого 1 и с R-входом третьего 3 триггеров, первый выход
третьего триггера 3 соединен с первым
30
S-входом первого триггера 1. Дополнительно каждьй разр д содержит первый 5 и второй 6 элементы И-НЕ.-Входы пер/- вого элемента 5 соединены попарно соответственно с синхровходом 4, первым входом 7 счетчика, с первым выходом первого триггера 1, а также с первым выходом первого триггера 1 и выходом первого элемента 5 предьщущего разр да , а выход первого элемента 5 соединен с дополнительными S-входом второго 2 и R-входом первого 1 триггеров , входы второго элемента 6 соединены попарно соответственно с вторым входом 8 счетчика, первым выходом первого 1 и вторым выходом второго 2 триггеров, выход второго элемента 6 соединен с вторым S-входом первого триггера 1 следующего разр да, а дополнительный R-вход второго триггера соединен с вторым входом 8 счетчика. 50
На фиг. 2 представлен один разр д C4eTi nKa, вьтолненный на логических элементах Й-НЕ. Разр д содержит три RS-триггера 1, 2 и 3. Соединени триггеров между собой, с синхровходом55 4, дополнительными элементами 5, 6 и входами 7, 8 счетчика соответствуют св з м, приведенным на фиг. 1. Первый
Q
n
5
0
0
5
триггер 1 построен lia логических элементах И-НЕ 9 и 10, второй триггер 2 на элементах И-НЕ t1 и 12, а третий триггер 3 - на элементах И-НЕ 13 и 14
Функционирование счетчика (фиг.1), построенного на логических элементах И-НЕ, по сн етс временной диаграммой (фиг. 3), на которой вторые выходы триггеров обозначены как 1 и 2. В скобках приведены номера логических элементов И-НЕ в соответствии с фиг. 2. В режиме счета на входы 8 и 7 счетчика должны быть поданы сигналы логических 1 и О соответственно, при этом во всех разр дах сигнал на первом выходе триггера 2(12) переключаетс синхронно с сигналом на выходе элемента 6, На временной диаграмме показаны три счетных импульса по входу 4, в те моменты времени, когда младшие (k-1) разр ды по первым выходам триггера 3 наход тс в состо нии логической 1, Переключени на первом выходе второго триггера 2 (элемента 12) и элемента 6 происход т после среза импульса на входе 4, что обеспечивает функциональную устойчивость в режиме счета. В паузе после третьего иШульса по-входу 4 происходит смена значений сигналов на входах 7 и 8 дл работы счетчика в режиме сдвига информации, при этом во всех разр дах счетчика на втором выходе второго триггера 2 (элемент 11) и на выходе элемента 6 посто нно поддерживаютс сигналы логической. 1. Здесь на диаграмме показан .случай, когда в исходном состо нии k-разр д находитс в состо нии логической 1, ()-й логического О, а (k-1)-и разр д посто нно находитс в состо нии логического 0. По первому сдвиговому импульсу на синхроБходе 4 переключаютс в логический О элемент 5 k-ro разр да и сигнал на втором выходе первого триггера 1 (элемент 10) (k+1)-ro разр да, осуществл соответственно установку триггеров 3 k-ro разр да в логический О и (k-1)-го - в логическую 1. По следующему сдвиговому импульсу переключаютс последовательно в логический О элемент 5 и триггер 3 (k+1)-ro разр да .
Функциональна устойчивость в режиме сдвига обеспечиваетс следующим переключением сигнала на первом выходе второго триггера 2 (элемента 12) строго -после среза импульса на
f/f-1)-pas/Iff
/ /зсгзр
f/f-ff) pa3f f
и.3
Claims (1)
- Формула изобретенияСинхронный счетчик, содержащий в каждом разряде первый, второй и третий RS-триггеры и синхровход, который соединен с первыми R-входами первого и второго RS-триггеров, а первый и второй выходы первого RS-триггера соединены попарно соответственно с S-входами второго и третьего RS-трйггеров, первый выход второго RS-триггера соединен с вторым R-входом первого RS-трйггера следующего разряда, второй выход второго RSТриггера соединен с третьим R-входом первого и с R-входом третьего RSтриггеров, первый выход третьего
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874226608A SU1437994A1 (ru) | 1987-04-10 | 1987-04-10 | Синхронный счетчик |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874226608A SU1437994A1 (ru) | 1987-04-10 | 1987-04-10 | Синхронный счетчик |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1437994A1 true SU1437994A1 (ru) | 1988-11-15 |
Family
ID=21297076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874226608A SU1437994A1 (ru) | 1987-04-10 | 1987-04-10 | Синхронный счетчик |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1437994A1 (ru) |
-
1987
- 1987-04-10 SU SU874226608A patent/SU1437994A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент Бо гарии № 15102, кл. Н 03 К 27/00, 1969. Патент GB № 1264181, кл. G 4 А, 1969. Авторское свидетельство СССР № 1257838, кл. Н 03 К 23/40, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890017866A (ko) | 필터회로 | |
KR870010688A (ko) | 잡음펄스 억제회로 | |
US5189685A (en) | Fast counter/divider and its use in a swallower counter | |
SU1437994A1 (ru) | Синхронный счетчик | |
US4387341A (en) | Multi-purpose retimer driver | |
SU1190520A1 (ru) | Синхронный счетчик | |
SU1451851A1 (ru) | Синхронный счетчик | |
KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
US4164712A (en) | Continuous counting system | |
SU1529444A1 (ru) | Двоичный счетчик | |
JPS63227119A (ja) | デイジタル可変分周回路 | |
SU819968A1 (ru) | Делитель частоты следовани импульсовС дРОбНыМ КОэффициЕНТОМ дЕлЕНи | |
SU1517128A1 (ru) | Счетчик-сдвигающий регистр | |
SU1182667A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU839068A1 (ru) | Делитель частоты следовани импуль-COB C КОэффициЕНТАМи дЕлЕНи | |
SU1170608A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU1225011A1 (ru) | Счетчик в коде гре | |
SU1003359A1 (ru) | Однотактный кольцевой счетчик единичного кода | |
SU1647903A2 (ru) | Преобразователь кода в период повторени импульсов | |
SU684710A1 (ru) | Фазоимпульсный преобразователь | |
SU508940A1 (ru) | Двоичный счетчик | |
SU411609A1 (ru) | ||
SU1133666A1 (ru) | Делитель частоты импульсной последовательности | |
SU1292177A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU678672A1 (ru) | Перестраиваемый делитель частоты |