SU1225011A1 - Счетчик в коде гре - Google Patents

Abstract

Изобретение относитс  к области построени  устройств цифровой вычислительной техники и дискретной автоматики , преимущественно на потенциальных логических элементах неизбыточных базисов; Цель изобретени  - упрощение устройства. Достигаетс  она за счет введени  новых функциональных св зей между схемными элементами . Счетчик кода Гре  может быть реализован на элементной базе в виде логических элементов (ЛЭ) И-НЕ или ИЛИ-НЕ. Счетчик содержит счетный вход 1, RS-триггеры 2 и 3, ЛЭ 4, TV -триггер 5 первого разр да, содержащий RS-триггер, TV -триггер 7 второго разр да, синхронные RS - триггеры 8 и 9 в (п-1)-м и iп-м разр дах . В описании изобретени  приводитс  вариант реализации устройства на ЛЭ И-НЕ. Работа по сн етс  по приведенным в описании таблицам. 2 табл. 2 ил. (Л Ipaap/iS 52pa { fS S {fr-t}-pff3f Aff em(.frtr3p. ft-fej/f ND IC 01

Description

1

Изобретение относитс  к построению устройств цифровой вычислительной техники и дискретной автоматики, преимущественно на потенциальных логических элементах неизбыточньгх базисов .

Цель изобретени  - упрощение устройства .

Счетчик в коде Гре  может быть реализован на элементной базе в виде логических элементов И-НЕ или ИЛИ-НЕ . На фкг. 1 изображена структурна  схема и -разр дного счетчика Гре ; на фиг. 2 - структурна  схема четырехразр дного счетчика Гре , вьшол- ненного на логических элементах И-НЕ

Счетчик в коде Гре  (фиг. 1) содержит счетный вход 1, первый и второй R 5-триггеры 2 и 3 и логический элемент 4, TV-триггер 5 первого разр да , содержащий R5-тpиггep 6, выходы которого  вл ютс  выходами TV-три гера 5, TV-триггер 7 второго разр да синхронные R5-триггера 8 и 9 в (n-l)-OM и п-ом разр де. Лервый выход первого R5 -триггера 2 соединен с R -входом второго RS -триггера 3 и первым V -входом TV-триггера 5 первого разр да, первьй вьгход второго R5-триггера 3 соединен с первым входом логического элемента 4, вьгход которого соединен с R -входом первого R5 -триггера 2 и вторым V -входом TV-триггера 5 первого разр да, V - входы каждого TV -триггера каждого разр да, кроме первого, соединены с первым выходом TV -триггера предыдущего разр да, со вторыми выходами TV -триггеров всех предшествующих разр дов, кроме предыдущего, и вторым выходом первого R5-триггера 2, синхровходы fiS-триггера 8 ()-го разр да соединены соответственно со счетным входом 1, вторым выходом первого RS -триггера 2, вторыми выходами TV -триггеров 5 и 7, всех разр -- дов, кроме (п-2)-го, первым выходом TV-триггера (п-2)-го разр да Счётный вход соединен также с Т-вхо- дами всех TV-триггеров 5, 7,... и 5-входом первого R5 -триггера 2, R-вход R5-триггера 6 TV-триггера 5 первого разр да соединен со вторым входом логического элемента 4 и первым 5 -входом второго R5-триггера 3 5-вход R5 -триггера 6 TV-триггера 5 первого разр да соединен с третьим входом логического элемента 4 и

112

вторым 5 -входом второго RS -триггера 3. Первый и второй выходы RS- триггера 8 (n-l)-ro разр да соединены соответственно с 5- и R -входами R5 -триггера 9 п-го разр да, первый и второй выходы которого соединены попарно соответственно с R- и 5 -входами R5 -триггера В (п-1)- го разр да. Последовательность полных состо ний триггеров описьгоает .функционирование счетчика, ТУ-триг- гера которого переключаютс  по фронту импульса на Т-входе (реализаци  на логических элементах И-НЕ).

Состо ни  на всех выходах триггеров и элемента 4 указаны в табл. I после окончани  переходных процессов , вызванных последним переключением сигнала на счетном входе 1.

Переключени  TV-триггера 5 первого разр да происходит при сигналах логической единицы на первом выходе R6 -триггера 2, на выходе логического элемента 4 по фронту сигнала на счетном входе 1. При этом первым переключаетс  в состо ние логического нул  сигнал на 5 - или на R -входе RS -триггера 6 ТУ-триггера 5, после него параллельно переключаетс  RS -триггер 6 TV-триггера 5 и R5 -триггер 3 устанавливаетс  в состо ние логической единицы. На выходе элемента 4 сохран етс  сигнал логической единицы, поэтому состо -

ние первого R5 -триггера 2 не измен етс , что не позвол ет в этом такте переключатьс  другим разр дам. Затем по срезу сигнала на входе 1 устанавливаетс  сигнал логической

единицы на R- и 5 -входе RS -триг- гера 6 TV -триггера 5 и сигнал логического нул  на выходе элемента 4, после него устанавливаетс  сигнал логической единицы на двух выходах

первого R5 -триггера 2. Последующий фронт импульса на счетном входе 1 вызывает переключение того разр да из старших (п-1) разр дов, дл  которого предьщущий

разр д находитс  в состо нии логической единицы, а все остальные - в состо нии логического нул  (исключение составл ет только п-ный разр д R5-триггера 9, который переключаетс  в состо ние логического нул  при условии, что предшествующие разр ды наход тс  в состо нии логического нул  Параллельно с переключе3

нием одного из старших (п-1) разр до первый R6-триггер 2 переключаетс  из состо ни  двух логических единиц по первому и второму выходам в состо ние логического нул  по первому выходу и логической единицы по второму , что вызывает переключение второго RS -триггера 3 в состо ние логического нул  и затем переключение элемента 4 в состо ние логической единицы. Последующий срез импульса на счетном входе 1 установит первый RS-триггер 2 в состо ние логического нул . Состо ние счетчика в коде Гре  формируетс  на первых выходах триггеров 5,7,...,8,9.

Функционирование счетчика, TVr-три гера которого переключаютс  по срезу импульса на .Т-входе, например по построении TV-триггеров на логических элементах ИЛИ-НЕ, происходит аналогично , при этом сигналы на выходах первого R5-триггера 2, элемента 4 нулевого разр да, на счетном входе

1и на R- и 5-входах R5 -триггера 6 TY-триггера 5 первого разр да будут инверсными.

На фиг. 2 представлен четырехразр дный счетчик в коде Гре , построенный на логических элементах И-НЕ. Он содержит счетный вход 1, первый

2и второй 3 RS -триггеры и логический элемент 4, TV-триггер 5 первого разр да, содержащий, в свою очередь , RS-триггер 6, выходы которого  вл ютс  выходами TV-триггера 5 первого разр да, TV-триггер 7 иа втором разр де, синхронный R5-триггер 8 третьего разр да и синхронный Яб-триггер 9 четвертого разр да, причем первый выход первого RS -триггера 2 соединен с R -входом вторичного RS -триггера 3 и первым V - входом Т -триггера 5 первого разр да первый выход второго R5 -триггера

3соединен с первым входом логического элемента 4, выход которого соединен c. R -входом первого RS -триггера 2 и вторым V -входом ту-триггера

5 первого разр да, V -входы ТУ-триггеры 7 второго разр да соединены попарно с первым выходом ТУ-триггера 5 первого разр да и вторым выходом первого RS -триггера 2. Синхровходы RS-триггера третьего разр да 8 соединены попарно со счетным входом 1, вторым выходом первого RS -триггера 2, вторым выходом TV-триггера 5 пер25011

вого разр да и первым выходом TV- триггера 7 второго разр да. Синхровходы R5 -триггера 9 четвертого .разр да соединены соответственно со 5 счетным входом, вторыми выходом первого R5 -триггера 2 и вторым выходами TV-триггеров третьего и четвертого разр дов 8 и 9. Кроме того, счетный вход соединен с 5 -входом

0 первого R5 -триггера 2 и Т-входами TV-триггеров 5 и 7, а R -вход RS - триггера 6 ТУ-триггера 5 первого разр да соединен со вторым входом элемента 4 и первым 5 -входом вто )5 рого R5-триггера 3,5-вход R5-триггера 6 Ту-триггера 5 первого разр да соединен с третьим входом элемента 4 и вторым 5 -входом второго R5 - триггера 3. Первый и второй выходы

0 КЗ-триггера третьего разр да соединены соответственно с S- и R - входами RS -триггера 9 четвертого разр да, первый и второй выходы которого соединены соответственно с

5 S- и R -входами R5 -триггера 8

третьего разр да. Первый RS-триггер 2 построен на элементах 10 и II, а второй R5 -триггер 3 - на элементах 12 и 13. ту-триггеры первого и

Q второго разр дов 5 и 7 выполнены

на элементах 14-19, причем RS -триггер 6 ТУ-триггера 5 первого разр да построен на элементах 18 и 19. RS-триггеры третьего и четвертого разр дов 8 и 9 построены на элементах 20-23. Функционирование счетчика (фиг. 2), построенного на логических элементах И-НЕ, по сн етс  последовательностью полных состо Q НИИ, представленн,ьгх э табл. 2, где указаны состо ни  .нтов после окончани  переходных процессов, вызванных последним переключением сигнала на счетном входе 1.

5 Переключени  элемента 18 TV-триггера первого разр да 5 происход т при сигналах логической единицы на выходах элементов 4 и 10 по фронту сигнала на счетном входе 1. При

0 этом первым переключаетс  в логический нуль сигнал на входе элемента 18 или 19 R5 -триггера 6 TV-триггера 5 первого разр да, после чего параллельно переключаютс  элементы 18

5 и 19 и элемент 12 в состо ние логической единиЩ), а элемент 13 - в состо ние логического нул , на выходе элемента 4 сохран етс  сигнал логи5

ческой единицы, поэтому состо ние элементов 10 и 11 первого R6 -триггера 2 не измен етс , что не позвол ет в этом такте переключитьс  другим разр дам. Затем по срезу сигнала на счетном входе 1 устанавливаютс  сигналы логической единицы на входах элементов 18 и 19 RS -триггера 6 TV-триггера 5, сигнал логического нул  на выходе элемента 4, после чего устанавливаютс  сигналы логичес- кой единицы на вьтходах элементов 10 и 11 первого RS -триггера 2.

Последующий фронт сигнала на счетном входе 1 вызовет переключение одного из триггеров 7, 8 и 9 трех старших разр дов, дл  которого пре- дьщущий разр д находитс  в состо нии логической единицы (исключение сос- |тавл ет только четвертый разр д - он переключаетс  в состо ние логического нул  при логическом нуле на выходе триггера третьего разр да 8), а все остальные предшествующие разр ды наход тс  в состо нии логического нул . Параллельно с переключением одного из трех триггеров 7, 8 и 9 элементы 10 и 11 первого RS-триггера 2 переключаютс  из состо ни  двух логитриггеры и логический элемент, а также TV-триггер первого разр да, содержащий R5 -триггер, выходы которого  вл ютс 1 выходами TV-тригге- 5 ра первого разр да, TV-триггер в каждом из последующих (п-3) разр дов, синхронный -RS-триггер (п-1)-го разр да и синхронный R5 -триггер п-го разр да, первый выход первого to Н5-триггера соединен с R -входом

второго 1 5-триггера И первым V -входом TV-триггера первого разр да, первый выход второго RS -триггера соединен с первым входом логического элемента, выход которого соединей

I . . с R -входом первого RS-триггера и вторым V -входом ТУ-триггера первого разр да, V -входы ТУ-триггера Каждого разр да, кроме первого, соединены с первым выходом ТУ-триггера предьщущего разр да и с вторыми выходами TV-триггеров всех предшествующих разр дов, кроме предьщущего, и 25 вторым выходом первого R5 -триггера, синхровходы R5 -триггера (п-1)-го разр да соединены со счетным входом счетчика в коде Гре , вторым выходом

первого (5 -триггера, вторыми выхода ,15

20

-ческих единиц в состо ние логическо- 30 TY-триггеров всех разр дов, кроме

(п-2), и первым выходом TV-триггера (п-2)-го разр да, синхровхода RS- триггера п-го разр да соединены со счетным входом, вторьм выходом пер- , вого RS -триггера и вторыми выхоДаJ3 ,

ми ту Триггеров (п-2) разр дов, кроме того, счетный вход соединен с Т-входами, всех TV-триггеров и 5 -входом первого RS-триггера, о т л и- 40 чающийс  тем, что, с целью упрощени  счетчика, R -вход Кб -триггера ТУ-триггера первого разр да соединен с вторым входом логического элемента и первым б -входом второго

го нул  на выходе элемента 10 и логической единицы на выходе элемента 11, что вызывает переключение элементов 12 и 13 второго R5 -триггера в сосг то ние логического нул  и единицы соответственно и затем элемент 4 переключаетс  в состо ние логической единицы. Последующий срез импульса на счетном входе 1 установит элементы 10 и 11 первого R5 -триггера 2 в состо ние логического нул  и единицы соответственно. Состо ни  чика в коде Гре  снимаетс  с дов триггеров 5, 7, В и 9,

счет- выхоФункционирование счетчика (фиг.2),45 ,R5-триггера, а б -вход R5-триггера

Claims (1)

1. если его выполнить на элементах ИЛИ-НЕ, будет происходить аналогично , при этом сигналы на входах элементов 18 и 19 R 5-триггера 6 ТУ- триггера первого разр да 5, на счетЧ ном входе 1 и на выходах элемента 4, элементов 10 и 11 первого R6 - триггера 2 будут инверсными. Формула изобретени 

   Счетчик в коде Гре , содержащий с етный вход, первьй и второй

   225011 . 6

   триггеры и логический элемент, а также TV-триггер первого разр да, содержащий R5 -триггер, выходы которого  вл ютс 1 выходами TV-тригге- 5 ра первого разр да, TV-триггер в каждом из последующих (п-3) разр дов, синхронный -RS-триггер (п-1)-го разр да и синхронный R5 -триггер п-го разр да, первый выход первого to Н5-триггера соединен с R -входом

   второго 1 5-триггера И первым V -входом TV-триггера первого разр да, первый выход второго RS -триггера соединен с первым входом логического элемента, выход которого соединей

   I . . с R -входом первого RS-триггера и вторым V -входом ТУ-триггера первого разр да, V -входы ТУ-триггера Каждого разр да, кроме первого, соединены с первым выходом ТУ-триггера предьщущего разр да и с вторыми выходами TV-триггеров всех предшествующих разр дов, кроме предьщущего, и 25 вторым выходом первого R5 -триггера, синхровходы R5 -триггера (п-1)-го разр да соединены со счетным входом счетчика в коде Гре , вторым выходом

   первого (5 -триггера, вторыми выхода ,15

   20

   ТУ-триггера первого разр да соединен с третьим вх,одом логического элемента и вторым S -входом второго Кб-триггера, при этом первый и BTJO- рой выходы К6-триггера (n-l)-ro разр да соединены попарно соответственно с S- и R--входами R5 -триг- гера п-го разр да, первый и второй выходы которого соединены попарно соответственно с R- и 5 -входами Кб-триггера (n-l)-ro разр да.

   Таблица 1

   1 1 1 О 1 1 1 О

   1 1 1 о 1 1 1 о

   о о 1 1

   о о 1 1 о о 1 1

   о о 1 1

   о 1 1 о о 1 1

   о о 1 1 о о 1 1 о

   1

   о о 1 1 о о 1 1

   о о 1 1 о о 1

   1225011

   10 Таблица2

   1 1 1 1 1 о 1 1 1 1 1 1 1

   о

   1 1

   1

   о 1 1 1 1 1 1 1

   о 1 1 1

   1 1

   о 1 1 1 1 о о о о 1 1 1 1 о о о

   о о о 1 1 1 1 1 1 1 1 о о о о о

   о о о о о о о 1 1 1

   f

   1

   1 1 1 1

   о о о о о о о о о о о о о о о 1

   5. f

   W

   -Ч

   «sj

   Редактор. И. Сегл ник

   Заказ 1968/59

   Тираж 816Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д. А/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Составитель О. Скворцов

   Техред В.Кадар Корректор М. Самборска