SU411609A1 - - Google Patents

Info

Publication number
SU411609A1
SU411609A1 SU1751398A SU1751398A SU411609A1 SU 411609 A1 SU411609 A1 SU 411609A1 SU 1751398 A SU1751398 A SU 1751398A SU 1751398 A SU1751398 A SU 1751398A SU 411609 A1 SU411609 A1 SU 411609A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
inputs
triggers
outputs
output
Prior art date
Application number
SU1751398A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to SU1751398A priority Critical patent/SU411609A1/ru
Application granted granted Critical
Publication of SU411609A1 publication Critical patent/SU411609A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

1
Изобретение относитс  к области радиотехники и может быть использовано в различных устройствах цифровой автоматики и вычислительной техники, к которым предъ вл ютс  требовани  повышенной надежности.
Известны триггерные устройства, содержащие первый и второй триггеры со счетным входом на потенциальных логических элементах «И-ИЕ, решающий блок на двух элементах «И-НЕ и одним элементом «И- ИЛИ-НЕ.
Предлагаемое устройство отличаетс  от известных тем, что в нем счетные входы обоих триггеров соединены с первыми входами первого и второго элементов «И-НЕ рещающего блока, вторые входы которых подключены к дополнительным выходам, сохран ющим информацию о предыдущем состо нии триггеров, соответственно первого и второго триггеров, причем выход каждого элемента «И-НЕ решающего блока соединен соответственно с одним из входов первой и второй сборки «И элемента «И-ИЛИ-НЕ, а вторые входы сборок «И соединены соответственно с выходами первого и второго триггеров, в результате чего повыщаетс  надежность устройства.
На фиг. 1 показано предлагаемое триггерное устройство; на фиг. 2 - диаграмма его работы.
Предлагаемое триггерное устройство содержит первый и второй триггеры 1 и 2 со счетным входом и решающий блок 3 на двух логических элементах «И-НЕ 4 и 5 и одного логического элемента «И-ИЛИ-НЕ 6. Сигналы с дополнительных выходов 7 и 8 триггеров 1 и 2 подаютс  соответственно на входы элементов «И-НЕ 4, 5. Первый вход каждого из элементов «И-НЕ 4 и 5 соединен со счетным входом триггеров. Выходы 9 и 10 триггеров 1 и 2 соединены со вторыми входами сборок «И 11 и 12 элемента «И-ИЛИ- НЕ 6, первые входы которых соединены соответственно с выходами элементов 4, 5 «И-НЕ. Каждый триггер выполнен на потенциальных логических элементах «И-НЕ 13-18.
Изменение сигнала происходит на счетном входе триггерного устройства (фиг. 2, а); на выходе решающего блока при отсутствии неисправностей и при неисправност х типа «О - в элементах 13, 4, 5 и типа «1 - в элементах 14 и 16 (фиг. 2, б); на выходе решающего блока при неисправност х типа «О - в элементах 15 и 17 и типа «1 - в элементах 18 (фиг. 2, в); на выходе решающего блока при неисправност х типа «О - на элементах 14, 16 и 18 и типа «1 - в элементах 13, 15 и 17 (фиг. 2, г).
Сигнал на выходе решающего блока измен ет скважность, но не измен ет частоту повторени  импульсов при неисправност х в различных элементах схемы.
Предмет изобретени 
Триггерное устройство, содерл ащее первый и второй триггеры со счетным входом на потенциальных логических элементах «И-НЕ, решающий блок на двух элементах «И-НЕ и одном элементе «И-ИЛИ-НЕ, отличающеес  тем, что, с целью повыщени  надежности устройства, в нем счетные входы
обоих триггеров соединены с первыми входами первого и второго элементов «И-НЕ решающего блока, вторые входы которых подключены к дополнительным выходам, сохран ющим информацию о предыдущем состо нии триггеров, соответственно первого и второго триггеров, причем выход каждого элемента «И-НЕ рещающего блока соединен соответственно с одним из входов первой и второй сборки «И элемента «И-ИЛИ-НЕ, а вторые входы сборок «И соединены соответственно с выходами первого и второго триггеров .
SOt
(Риг. /
ппгт
fgx
иг. 2.
SU1751398A 1972-02-24 1972-02-24 SU411609A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1751398A SU411609A1 (ru) 1972-02-24 1972-02-24

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1751398A SU411609A1 (ru) 1972-02-24 1972-02-24

Publications (1)

Publication Number Publication Date
SU411609A1 true SU411609A1 (ru) 1974-01-15

Family

ID=20504178

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1751398A SU411609A1 (ru) 1972-02-24 1972-02-24

Country Status (1)

Country Link
SU (1) SU411609A1 (ru)

Similar Documents

Publication Publication Date Title
SU411609A1 (ru)
US3200264A (en) Random selector
SU473304A1 (ru) Логический интегратор
SU497733A1 (ru) Счетчик импульсов в телеграфном коде
SU395987A1 (ru) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУМ. Кл. Н 03k 23/00УДК 681.3.055(088.8)
SU438103A1 (ru) Временной дискриминатор
SU373885A1 (ru) Счетчик импульсов на потенциальных элементах
SU369708A1 (ru) Библиотека i
SU396719A1 (ru) Регистр сдвига
SU482899A1 (ru) Делитель на 5
SU488209A1 (ru) Резервированный генератор тактовых импульсов
SU378830A1 (ru) УСТРОЙСТВО дл СИНХРОНИЗАЦИИ СИГНАЛОВ
SU475662A1 (ru) Устройство дл записи информации
SU1437994A1 (ru) Синхронный счетчик
SU871166A1 (ru) Устройство дл контрол параллельного двоичного кода на четность
SU375795A1 (ru) Самокорректирующийся триггер со счетным входом на потенциальных элементах «и—не»
SU484629A1 (ru) Генератор одиночных импульсов
SU437128A1 (ru) Сдвигающий регистр
SU471594A1 (ru) Устройство дл счытывани информации
SU559415A2 (ru) Устройство дл защиты от импульсных помех
SU1022299A1 (ru) Д- @ триггер
SU430489A1 (ru) Формирователь импульсов
SU395988A1 (ru) Десятичный счетчик
SU364964A1 (ru) Всесоюзная пат?111110-1шяп?!
SU570055A1 (ru) Устройство дл контрол импульсных схем