JPH0412488B2

JPH0412488B2 -

Info

Publication number: JPH0412488B2
Application number: JP57068447A
Authority: JP
Inventors: Fuminori Suzuki
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1982-04-23
Filing date: 1982-04-23
Publication date: 1992-03-04
Also published as: JPS58186839A

Description

【発明の詳細な説明】本発明は、クロツクパルスに同期して並列加算
を行なう並列加算回路に関するものである。

高速演算には不可欠の並列加算器は、従来、全
加算器と呼ばれるゲート回路に加数と被加数を印
加し、出力される加算結果をクロツク信号等のタ
イミングパルスで適当なレジスタに転送するとい
つた方式のものであり、前記全加算器は加数及び
被加数のビツト数と同じ数だけ必要であり、ビツ
ト数が多いと非常に大きな回路になつてしまうと
いう欠点があつた。

このため、演算時間の短縮よりも回路構成の簡
素化が重視されるような小型の電子装置に於いて
は、上記のような並列加算器は使用されず、単な
るカウンターに被加数と同数のパルスを計算させ
た後、加数を同様な計数動作によつて加算する
か、あるいはプリセツト可能なカウンターを用い
て、せめて被加数だけでも１パルスでセツトする
といつた方法が採られていた。演算時間が長くな
ることを覚悟の上で行なわれるこのようなカウン
ター方式の加算でも、１回の足し算程度ならばあ
まり時間は掛からないが、乗算や２乗演算になる
と極端に演算時間が長くなつてしまうため問題と
なつてくる場合があつた。例えば8KHzのクロツ
ク信号を使つた演算の場合、８ビツト同志の加算
なら0.0625秒で終わるが、２乗演算になると２乗
値が16ビツトとなり、演算時間は８秒にも及ぶこ
とになるのである。

近年、水晶発振器用温度補償回路を搭載した電
子時計が増えてきているが、これらの温度補償方
式は、温度検出回路により温度に比例した温度情
報を得た上でこの温度情報の２乗値を用いて水晶
発振器や分周回路に補正を加えるものが多く、２
乗回路がしばしば用いられている。こういつた電
子時計のような小型電子装置では、演算回路を他
の目的にも兼用するという手法を使つてでもIC
を小型にすべきであるが、演算に長い時間が掛か
る場合にはそのような手法が用い難く、回路の増
大に連ながることにもなるのである。このような
状況なので、構成が簡単な並列加算器により加算
に限らず２乗演算や乗算を高速化することは多く
の利点を生むと考えられるのである。

本発明の目的は、従来に無く簡素化された並列
加算回路を提案することであり、具体的には、パ
ラレルデータとクロツク信号とを入力信号とし、
内部に有するカウンターに前記パラレルデータを
クロツク信号の１パルス毎に加算していく並列加
算回路を提案することである。

以下、図面に従つて、本発明の並列加算回路の
構成と動作、及びその応用について説明する。

第１図は本発明の並列加算回路の回路図であ
り、並列加算回路１に対して加数をパラレルデー
タの形で印加するレジスタ２と前記並列加算回路
１の桁上げ信号を計数する補助カウンター３も示
してある。本実施例の並列加算回路１は、６個の
トグル・タイプ・フリツプフロツプ（以降、FF
と言う。）Ｆ１〜Ｆ６を５個のイクスクルースイ
ブ・オア・ゲート（以降、EX−ORと言う。）Ｅ
２〜Ｅ６を介して直列接続することにより構成さ
れた加算カウンター１１と、前記EX−ORE２〜
Ｅ６に接続されたバスラインを駆動するバスライ
ン駆動回路１２とから成り、前記バスライン駆動
回路１２は、一方の入力端子に前記レジスタ２か
らのパラレルデータの各ビツトがそれぞれ印加さ
れるように配線された６個のアンドゲートＡ１〜
Ａ６を有し、このアンドゲートＡ１〜Ａ６のもう
一方の入力端子に共通のクロツク信号ラインを接
続して成り、場合によつては、アンドゲートＡ６
側からアンドゲートＡ１に向かつて若干の遅延時
間を生じるように遅延回路１ａ〜１ｅが設けられ
る。

前記遅延回路１ａ〜１ｅはそれぞれインバータ
を２連にした程度のものであり、クロツク信号の
パルス幅に比べれば小さな遅延効果しか無いが、
これを設けない場合に、ICパターン設計の際の
配線によつてはアンドゲートＡ１の方が早く動い
てしまうケースも考えられ、後述する演算動作の
都合上好ましくないので、これら遅延回路１ａ〜
１ｅを設け配線順序を指定しているのである。

また、前記アンドゲートＡ１〜Ａ６のうち、Ａ
１の出力信号は直接Ｆ１のクロツク入力端子に印
加され、Ａ２〜Ａ６の出力信号はそれぞれEX−
ORE２〜Ｅ６の入力端子に印加される構成とな
つている。

補助カウンター３は通常のカンウンターであ
り、前記並列加算回路１による加算結果の予想さ
れる大きさによつて適当な長さのカウンターを用
意すべきであつて、本実施例では６個のFFで構
成されている。つまり、この補助カウンター３は
前記並列加算回路１の行なう加算動作の繰り返し
により得られる値の上位桁を保持するために設け
られたものであり、その必要性については、加算
結果を何の目的に使用するかといつたシステム上
の都合に依ると考えられる。

第２図は、第１図の動作を説明するためのタイ
ムチヤートである。まず、加算カウンター１１が
リセツトされており、レジスタ２には、“10111”
すなわち“23”がセツトされているものとする。

したがつて、クロツク信号が印加される前は
FFF１〜Ｆ６の出力信号Ｑ１〜Ｑ６は論理“０”
で、ローレベルにある。そして、クロツク信号
は、レジスタ２の論理“１”のビツトに接続され
ているアンドゲートＡ１，Ａ２，Ａ３，Ａ５のみ
から出力される。したがつて、最初のクロツク信
号CLの立上がりエツジで反転するEX−ORはＥ
２，Ｅ３およびＥ５のみであり、前記FFF１〜
Ｆ６の出力はいずれも“０”であるから、EX−
OR，Ｅ２，Ｅ３，Ｅ５の出力信号は“０”から
“１”に立ち上がる。このとき、Ｆ１，Ｆ２，Ｆ
３およびＦ５のクロツク入力端子に立ち上がり信
号が印加される訳であるがいづれのFFもネガテ
イブゴーイングFFであるので出力信号Ｑには変
化がない。すなわち最初のクロツク信号CLの立
上がりエツジでは加算結果に変化はない。次に最
初のクロツク信号CLが立ち下がると、前記アン
ドゲートＡ１，EX−OR、Ｅ２，Ｅ３，Ｅ５の
出力信号も立ち下がり、FFF１，Ｆ２，Ｆ３，
Ｆ５が反転し、出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ５
が“１”となる。これに続いて、前記FF出力信
号Ｑ１，Ｑ２，Ｑ３およびＱ５を一方の入力信号
とするEX−OR，Ｅ２，Ｅ３，Ｅ４及びＥ６の
出力信号が反転し、前記FF反転の直後に再び立
ち上がる。しかし前述のようにFFはネガテイブ
コーテイングのためこの再度の立ち上がりエツジ
によるFFの反転はなく、“１”状態のFFはＱ１，
Ｑ２，Ｑ３およびＱ５であつてＱ６〜Ｑ１の示す
数値は“010111”すなわち最初のクロツク信号に
よつて“23”がセツトされたことになる。

２発目のクロツク信号CLの立ち上がりエツジ
で、やはりアンドゲートＡ１，Ａ２，Ａ３，Ａ５
の出力が立上がり、EX−OR、Ｅ２，Ｅ３およ
びＥ５が反転する。しかし、このとき、前述のよ
うにＥ２，Ｅ３はすでにハイレベルにあつたか
ら、Ｅ２，Ｅ３が反転するとその出力信号は立ち
下がりエツジとなりＦ２，Ｆ３の出力信号Ｑ２，
Ｑ３も反転し、“１”から“０”となる。これに
続いて前記Ｑ２，Ｑ３を一方の入力信号とする
EX−OR、Ｅ３，Ｅ４が反転し、Ｅ３は“０”
から“１”に、Ｅ４は“１”から“０”に反転す
る。このとき、Ｅ４の出力は立ち下がりとなつて
いるから、これによつてFFF４の出力Ｑ４が遅
ればせながら反転し、“０”から“１”となる。
これに続いて前記Ｑ４を一方の入力信号とする
EX，OR−Ｅ５が再び反転し、“１”から“０”
となる。これは立ち下がりであるため引き続いて
FFF５が反転し、出力信号Ｑ５は“１”から
“０”となる。これによつてＱ５を一方の入力信
号とするEX−ORE６が反転し、“１”から“０”
になる。

これは立ち下がりエツジであるためこれによつ
てFFF６が反転し、Ｑ６は“０”から“１”に
変化する。こうして第２発目のクロツク信号CL
の立ち上がりエツジによる一連の動作が終り
FFF６〜Ｆ１に残つた数値は、“101001”すなわ
ち“41”であり、それぞれのFFのクロツク入力
端子の状態すなわち、アンドゲートＡ１，EX−
ORE２〜Ｅ６の出力信号の状態はＡ１，Ｅ３が
“１”であり、あとのＥ２，Ｅ４，Ｅ５，Ｅ６は
“０”である。

次にこの２発目のクロツク信号CLが立ち下が
ると、一発目と同様にアンドゲートＡ１，Ａ２，
Ａ３およびＡ５の出力が立ち下がり、EX−ORE
２，Ｅ３およびＥ５が反転する。このとき立ち下
がりエツジとなるのはアンドゲートＡ１は当然と
して、EX−ORではＥ３のみであり、反転する
FFはＦ１とＦ３である。したがつてまずＱ１が
“１”から“０”へＱ３が“０”から“１”へと
変化する。

さらに、これに引き続いて、前記Ｑ１，Ｑ３を
一方の入力信号とするEX−ORE２，Ｅ４が反転
し、Ｅ２は立ち下がつたばかりの“１”の状態か
ら“０”となり、Ｅ４は“０”から“１”とな
る。このとき前記Ｅ２は立ち下がりエツジとなつ
ているから、FFF２が反転し、出力信号Ｑ２は
“０”から“１”となる。さらに、前記Ｑ２を一
方の入力信号とするＥ３が、これによつて反転
し、立ち下がつたばかりの“０”の状態から
“１”となる。これは立ち上がりなので再びFFF
３を反転することはない。

こうして第２発目のクロツク信号CLの立ち下
がりエツジによる一連の動作が終了し、FFF６
〜Ｆ１の状態は“101110”すなわち“46”とな
り、EX−ORゲートの状態はＥ３，Ｅ４，Ｅ５
が“１”、Ｅ２，Ｅ６が“０”となり３発目に備
えることとなる。そして３発目のクロツク信号
CLが印加されると前記レジスタ２に記憶された
パラレルデータ“23”が再度並列加算されて
“69”となり、以降クロツク信号CLが印加される
ごとにパラレルデータの並列加算が行われる。又
実施例としては同一のパラレルデータの並列加算
について示したが、前記レジスタ２のパラレルデ
ータを変更すれば、その変更されたパラレルデー
タの並列加算が行われる。上記のごとく一発目で
は単に“23”がプリセツトされたかのように見え
たが続く第２発目のクロツク信号によりさらに
“23”が加算され、加算カウンタ１１には“46”
が残ることになる。すなわち、２発目のクロツク
信号のあとは、Ｑ２，Ｑ３，Ｑ４，Ｑ６がハイレ
ベルとなるのであるが、このときのEX−ORゲ
ートＥ２〜Ｅ６の出力信号は、クロツク信号と前
段のFFからの桁送り信号とが混ざつた複雑な信
号となり、ヒゲ状パルスを含むことになる。この
ヒゲ状パルスは、この並列加算回路の動作に不可
欠のものであり、確実に出力され、後段のFFを
反転させなければならない。このヒゲ状パルスの
幅を確保するために、前述した遅延回路１ａ〜１
ｅを設けているのであるが、FFのみの遅延効果
で十分なときは、不要であり、逆に前記遅延回路
１ａ〜１ｅでも不足なときは、各FFの出力端子
側にも遅延回路を設けることが考えられる。

このように、本発明の並列加算回路は、前段の
FF出力信号とクロツク信号との排他的論理和を
後段のFF入力信号とする構成を連続させてカウ
ンターを作り、さらに各クロツク信号入力ライン
のうち選択されたラインを同時あるいは上位桁側
から順に駆動して、前記カウンターに前記選択さ
れたラインで示される数値を並列加算するように
構成されている。したがつて、従来、電子時計等
に於いては、カウンターに数値を加算する場合に
は、その数値と同様のクロツク信号を要したのに
比べ、大きな数値を加算するときも１発のクロツ
ク信号で済むという飛躍的な高速化が実現できる
のである。勿論、コンピユータ用の演算回路に比
べても、加算に関しては劣るものではなく、むし
ろ回路構成の簡潔さに於いて優れているといえ
る。

次に、本発明の並列加算回路を、２乗演算回路
に応用した場合について説明する。

第３図は、第１図の並列加算回路を用いた２乗
回路を示す回路図であり、並列加算回路１は第１
図と同じであるが、アンドゲートＡ１に入力され
るクロツク信号が再び並列加算回路１の外に出力
されている点が異なつている。

４は前記並列加算回路１からのクロツク信号を
計数すると共に、前記並列加算回路１に対して計
数値をパラレルデータとして出力するクロツクカ
ウンターである。しかし、図のように、パラレル
データのうち最下位ビツトだけは論理“１”に固
定され、前記クロツクカウンター４の計数値はそ
れ以上のビツトに乗せられる。したがつて前記計
数値は２倍されていることになる。

３は第１図と同様の補助カウンターである。

第３図の動作を説明すると次のようになる。ま
ず、並列加算回路１内の加算カウンター１１と補
助カウンター３を１つのカウンターとみなし、そ
れが示す値をＮ、クロツクカウンター４の示す値
をｎとし、共に零である状態からスタートするも
のとする。

最初のクロツクパルスが前記並列加算回路１に
印加されると、並列加算回路１はｎの２倍をＮに
加算し、その加算結果を新しいＮとするよう動作
し、その直後に、さらにＮとｎが共に１づつ進め
られる。

したがつて、第１発目のクロツクパルス印加後
はＮ、ｎ共にその値は１となる。第２発目のクロ
ツクパルス印加後は、Ｎは４となり、ｎは２とな
る。

この動作を式にすると次のようになる。

Ｎ＝_o 〓^P-1 （２・（Ｐ−１）＋１）これは、すなわちｎの２乗となる。

第４図は、その時の動作を示すタイムチヤート
で、クロツクカウンター４の値を最下位ビツトか
ら順にD1、D2、D3とし、バスライン駆動回路１
２からの出力信号を最下位ビツトから順にＰ１，
Ｐ２……Ｐ６とし、加算カウンター１１の各FF
の入力信号を同様にφ１，φ２……φ６として示
してある。

この２乗回路によれば、演算時間の飛躍的短縮
と回路構成の簡素化が可能となる。つまり、従
来、感温素子の出力をＡ／Ｄ返還して感温情報を
得る際、数値化のためにはカウンターが必ず必要
であつたが、このカウンターを本応用例の２乗回
路に置き替えることにより、前記数値化動作中に
２乗演算を同時に行なうことができるため、２乗
演算時間が零になつたに等しい程の演算時間短縮
効果が期待できるのである。

本発明の並列加算回路は、上記２乗回路のよう
な特殊な回路だけでなく、単なる加算器として用
い、乗算回路に利用しても有効であることは言う
までもないが、他の特殊な用途として音階発生回
路があるので紹介する。

従来、32768Hzの水晶発振器を基準信号源とす
る小型電子装置に於いて、小型スピーカーを備
え、これに前記基準信号源からの信号を合成して
作成した音階信号を印加して、メロデイーなどを
演奏させようとする場合、任意整数分の１の分周
を行なう可変分周器を用いる以外に方法は無く、
例えば440HzのＡ音を得ようとすると、74分の１
分周して442.8Hzを得るか、あるいは75分の１分
周して436.9Hzを得るかしか無かつた。他の音に
ついても例外はあるが正確な周波数を得ることは
不可能であり、多少音痴のメロデイーで妥協する
か、少しでも誤差を少なくするために、消費電流
と回路構成の増大を覚悟の上で、32768Hzを逓倍
して65536Hzとし、基準周波数を上げてから分周
することにより、語差を半分にするくらいの方法
しかなかつたのである。

この問題に対して、本発明の並列加算回路は画
期的解決方法を与えるものであることが、実験に
より確かめられたので説明する。

第５図は、本発明の並列加算回路を用いた音階
発生回路の構成を示すブロツク図であり、５は１
０ビツト構成の並列加算回路、６は前記並列加算
回路の桁上げ信号を分周して出力する５ビツトの
分周回路、７は前記分周回路６の出力信号を増幅
する増幅回路、８は前記増幅回路７によつて駆動
される発音装置であり、９は前記並列加算回路５
にクロツク信号を送る基準発信回路、１０は前記
並列加算回路５にパラレルデータを与える周波数
指定装置であり、例えば音階のような１オクター
ブを12分割した周波数を指定する。

第５図の動作を説明すると、次のようである。
基準発信回路９の出力信号の周波数を32768Hzで
あるとし、周波数指定装置１０が出力するパラレ
ルデータが例えば“１”であるとすると、10ビツ
ト構成の並列加算回路５の桁上げ信号は32Hzとな
り、これを分周する５ビツト構成の分周回路６の
出力信号は１Hzとなる。このときの並列加算回路
の動作は単なるカウンターと同じで、32768（＝
2¹⁵）Hzを15回2/1分周するに等しいことから理解
できる。“２”をパラレルデータとすると、２Hz
となることも同様に理解できる筈である。

では“440”をパラレルデータとした場合はど
うかというと、クロツク信号１発毎に440づつ加
算していくのであるから、単なるカウンターより
も440倍速く動作するのであり、分周回路６の出
力信号440Hzとなる。ただし、前記出力信号の周
期の分解能は前記クロツク信号の周期に依存し、
若干のゆらぎを生じることになるが、平均波数は
ぴつたり440Hzとなる。この440Hzの信号は増幅回
路７を介して発音装置に送られ、場合によつては
適当な波形変換を施されて正確なＡ音として出力
される。

同様にして、本実施例の回路では、１Hzから
1023Hzまで１Hzおきの正確な周波数を得ることが
できる。また、もつと高い周波数の音を得たい場
合には前記分周回路６の途中のビツトから出力を
取り出して、増幅回路７に送れば良い。

もちろん、１Hzおきでなく、もつと細かく、小
数点以下を指定することも極めて容易である。例
えば、第５図の実施例に於いて、分周回路６の後
に、さらにもう１個のFFを設け、２分の１分周
を行なつたとすれば、周波数は0.5Hzから511.5Hz
まで0.5Hzおきに指定できることになるのである。
このとき、クロツク信号の周波数をf₀、並列加算
回路５のビツト数と分周回路６のビツト数を合わ
せたビツト数をｌ、周波数指定装置１０が出力す
るパラレルデータの値をＳとすると、分周回路６
から出力される信号の周波数ｆは次式で表わされ
る。

ｆ＝Ｓ・f₀／2^l また、さらに、ストツプウオツチ用100Hzのみ
を必要とする場合には、パラレルデータが１種類
に限定されるので、回路構成は非常に単純にな
り、回路の簡素化効果が極めて高くなる。

すなわち、従来の100Hzを得る回路は、1/12分
周器と1/13分周器と、双方の出力信号を１対４の
割合で切換える回路とが必要であつたり、128Hz
の信号から毎秒100個のパルスを取り出すための
ゲート回路を用いたりといつた複雑なものであつ
たが、これに対して、本発明の並列加算回路を応
用すれば、通常のカウンターにEX−ORゲート
を２個追加しただけの実に簡単な回路で100Hz信
号を得ることができるのである。

第６図は、128Hzのクロツク信号から100Hzの信
号を作るために、本発明の並列加算回路を単能型
にした100Hz作成回路の回路図である。この100Hz
作成回路は５個のFFF１〜Ｆ５と、２個のEX−
ORE４，Ｅ５で構成されており、128Hzのクロツ
ク信号は、Ｆ１のクロツク入力端子と、前記EX
−ORE４，Ｅ５に印加される。この場合、パラ
レルデータは“11011”すなわち“25”と考える
ことができ、並列加算回路のビツト数は５である
から、Ｆ５の出力信号の周波数ｆは次のようにな
る。

ｆ＝25・128／2⁵＝100 もちろん、ゆらぎの大きさは128Hz信号のエツ
ジに依存するが、もつと高い周波数のクロツク信
号を用い、同様に“25”を積算して得た信号を分
周すれば、短期安定度の極めて高くゆらぎの少な
い100Hz信号を得ることができる。

これまで述べてきた応用例はほんの一部に過ぎ
ず、例えば第３図の２乗回路において加算カウン
タ１１をアツプダウン型にすると共にクロツクカ
ウンター３をダウンカウンターとするかあるいは
パラレルデータを反転させて並列加算回路に印加
するように構成すれば、放物線回路となり、さら
に前記加算カウンタ１１とクロツクカウンター３
のアツプダウンをそれぞれ適当な周期で切り換え
るように構成すれば疑似サイン関数回路となる
し、また、これらの関数回路の出力をパラレルデ
ータとする並列加算回路をさらに設ければ、また
新しい関数回路や、周波数変調回路が構成できる
ものであり、本発明の並列加算回路は、応用技術
が大きく発展する可能性を持つている、極めて重
要な基本技術であるといえるのである。

【図面の簡単な説明】

第１図は本発明の並列加算回路の一実施例を示
す回路図、第２図は第１図の並列加算回路の動作
を示すタイムチヤート、第３図は本発明の並列加
算回路を応用して構成された２乗回路の回路図、
第４図は第３図の２乗回路の動作を示すタイムチ
ヤート、第５図は本発明の並列加算回路を応用し
て構成された音階発生回路の回路図、第６図は本
発明の並列加算回路を単能型にして構成された
100Hz作成回路の回路図である。１……並列加算回路、２……レジスタ、１１…
…加算カウンター、１２……バスライン駆動回
路。

Claims

【特許請求の範囲】

１複数のフリツプフロツプがイクスクルースイ
ブ・オア・ゲートを介して直列接続されたバイナ
リカウンターと、前記イクスクルースイブ・オ
ア・ゲートの一方の入力端子に接続された入力用
バスラインを駆動するドライブ回路とを有し、前
記ドライブ回路は、クロツクパルスに同期して前
記入力用バスラインを駆動するように構成され、
前記入力用バスラインに乗せられたパラレルデー
タ数値が前記バイナリーカウンターに並列加算さ
れるようにしたことを特徴とする並列加算回路。