JPS59191939A - 任意周波数信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一水晶発振器などのクロック信号発生手段より
発生されろクロック信号をデジタル的に処理することに
より比較的低周波の任意周波数信号を発生する任意周波
数信号発生装置に関するものである。

従来より、比較的任意に周波数が選べる任意周波数信号
発生装置が各種技術たとえばストップウォッチやジョギ
ング用ペースメーカーあるいは各種装置のモーター制御
等に応用されているが５代表的な応用の１つとして電子
楽器が有る。

従来の電子楽器に於げろ音階発生方式は作成しようとす
る音階信号周波数に該当する周期を前記クロック信号に
よってカウントさせるという−いわゆる周期カウント方
式が採用されているが、この方式は作成される音階信号
の精度がクロック信号の分解能によって決定されるため
、クロック信号として４　Ｍ　Ｈｚ程度の高周波を用い
ることによって、はぼ期待する音階信号を得るようにし
ている。

然るに近年電子腕時計などの小型電子機器にもメロデイ
−機能を備えたものが市販されるようになってきたが、
このような小型電子機器は小型のボタン型電池をエネル
ギー源としているため、クロック信号発生手段として４
ＭＨｚの発振器を備えることは電池寿命力点から不可能
であり一従って音階発生用のクロック信号としても、時
計信号用の基準発信器として設けられている３２７６８
Ｈｚの水晶発振回路よりのクロック信号を兼用する方式
が採用されている。

従ってメロディ−機能を兼ねた電子時計では３２７６８
１１ｚの低周波クロックによる周期カウント方式を採用
しているため２作成される音階信号の周波数精度が悪く
−かなりひどいメロディ−しか得られていないのが実状
である。

たとえば−３２７６８Ｈｚから８８０ＨｚのＡ音を得よ
うとすると、１／３７分周して８８５．６Ｈｚを得るか
−あるいは１／３８分周して８６２．３　Ｈｚを得るか
しか無かった。他の音についても正確な周波数を得ろこ
とは困難であり、少しでも誤差を少なくするために、消
費電流と回路構成の増大を覚悟のうえで逓倍回路を用い
、クロック信号周波数を６５５３６Ｈｚに上げてから分
周することにより、誤差を半分にするくらいの方法しか
無かったのである゛。

これに対し、より精度の高いクロック信号のデジタル処
理方式とじて−たとえば３２７６８Ｈｚよりストップウ
ォッチ機能に必要な１０Ｈｚを作る場合には３２７６８
Ｈｚを２のｎ乗分周して得られた１　２８　Ｈｚを１／
１２と１／１３分周を交互に行なわせろ方式が電子時計
に於いてすでに採用されているが、この方式は得ようと
する周波数が１つの場合には、好適であるが、本発明が
対象としているような各音階信号に対応する複数の周波
数を任意に作成しようとする場合えは、各々の周波数ご
とにそれぞれ２種類の分周比を設定し、これを音階指定
に従ってセレクトするための複雑な指定制御回路を必要
とし、小型の電子時計に前記回路を設けることは殆ど不
可能である。

さらに上記のような周波数指定方式に対して、周波数を
直接指定することが出来る回路として、イワユるレート
マルチプライヤ−が考えられろ。

このレートマルチプライヤ−は、指定した周波数を１秒
間に於げろパルス数として作り出すことが出来るが、従
来のレートマルチプライヤ−に於いては、作り出された
パルス同志の間隔が、著しくアンバランスになるため、
これを音階信号として使用しても期待する音階信号が得
られず、メロディ−機能には採用不可能であった。図面
を用いて、具体的に説明すると次のようである。

第１図は一従来のレートマルチプライヤ−の回路構成図
である。１はクロック信号ＣＬを分周する通常の分周器
で、各段のフリップフロップのＱ出力がそれぞれ出力さ
れる。前記分周器１の出力信号は直接あるいはインノく
一夕２ａ〜２ｆを介してアンドゲート３ａ〜６ｆへ送ら
れる。前記アンドゲート６ａ〜６ｆは、前記分周器１の
段数と同じ数だけ用意され一前記分周器１の対応する分
周段からの信号を反転してから入力し、それより高（・
周波数の分周信号とクロック信号を反転せずに入力し一
輪埋積信号を出力する。

たとえば、アントゲ−）６ａは、分周器１の最終段の信
号をインバータ２ａを介して反転してから入力し、その
他の信号は反転せずにそのまま入力している。各アント
ゲ−）３８〜６ｆの出力信号はオアゲート４に入力され
、前記オアゲート４の出力信号がこのレートマルチプラ
イヤ−の出力信号となる。そして−出力パルス数を選択
するために一前記アンドゲート群６ａ〜ろｆには開閉を
制御するための信号がそれぞれ入力されろ。この制御信
号を送るための制御用ライン群ＤＯ〜Ｄ５に出力パルス
数すなわち周波数を指定するためのパラレルデータを与
えることになる。

第２図は、第１図のレートマルチプライヤ−の内部で発
生している信号の波形を示すタイムチャートであり、そ
れぞれアントゲ−）３３〜６ｆの出力信号ＳＯ〜Ｓ５の
波形を示している。第１図のレートマルチプライヤ−は
６ビツト構成としたので、図のように互いに重複するこ
とのない６種類のパルス波形が得られ−これらの信号を
組み合わせることによって６４通りの出力波形を作るこ
とができる。

第３図は、前記レートマルチプライヤ−の出力４５号０
ＵＴｌの波形を示しており、パラレルデータは１から１
２までの１２種類の場合について、時間軸は１サイクル
分の時間すなわちクロック信号パルス６４個分に相当す
る時間を示しである。

図のように、パラレルデータを２の０乗にした場合は各
パルスの間隔は一定になるが、それ以外の数値の場合は
全く不均等になってしまう。

たとえば−理想的なデジタル処理を行なって６４の領域
を最も均等に分割できたとすれば、パラレルデータ数値
が“５°”の場合には各パルスの間隔は１３．１３．１
３．１３．１２“の繰り返し、゛プ２の場合には“１０
．９．９−９．９．９．９”の繰り返しというふうに御
名パルスは等間隔に近いものでなければならないのに、
前記従来のレートマルチプライヤ−によれば、“５パの
場合“１６．１６．１６．８．８パの繰り返しとなり、
“プ′の場合は“】６．８．８．８．８、＆８″の繰り
返しとなってしまっているのである。

すなわち−従来のレートマルチプライヤ−の出力する２
種類の周期は、互いの差が大き過ぎ、しかも、“５″の
場合の′１６．１６．１６．８．８″のように、２種類
の周期が両方とも２回以上連続するなど、繰り返しのパ
ターンも均一ではないのである。そのため、従来のレー
トマルチプライヤ−を用いて作成した音階信号は聞くに
たえないものであり、メロディ−演奏には用いられてぃ
なかったというのが実状である。

本発明の目的は、上記各方式の欠点を解決し、レートマ
ルチプライヤ−のもつ設定の容易さを備えるとともに−
その欠点であるパルス間隔のアンバランスを解決し、低
周波クロックから精度の高い任意周波数信号を作成する
ことを可能とすることにより、従来になく広い応用範囲
を持つ任意周波数信号発生装置を提供することにある。

以下、・図面に従って、本発明の任意周波数信号発生装
置の構成と動作について、従来方式との比較をしながら
説明する。

第４図は、本発明の任意周波数信号発生装置の構成を示
す回路ブロック図である。図に於し・て−１０はパラレ
ルデータとクロック信号を入力し一内部に有するカウン
ターあるいはレジスタに前記パラレルデータを前記クロ
ック信号に同期して並列加算する並列加算回路、１１は
前記並列加算回路１ＤＫクロック信号を送る基準発振回
路、１２は前記並列加算回路１０にパラレルデータを与
える周波数指定装置であり、たとえば音階０ような１オ
クターブを１２分割した周波数に等しい値のパラレルデ
ータを出力する鍵盤またはメロディ−記憶装置である。

さらに、前記並列加算回路１０は全加算器と同期型ラッ
チ回路を用いて構成されており、１０ａは複数の全加算
器で構成され、６ビツト同志の加算を行なって７ビツト
の加算結果を出力する加算器であり−ＩＱｂは前記加算
器１０ａからの出力データをクロック信号の立ち上がり
エツジに同期してラッチし、７ビノトのうち下位６ビツ
トを再び前記加算器１０ａの入力端子へ、最上位ビット
を次の回路へ出力するラッチ回路であり、１０ｃは前記
最上位ビットの信号と前記クロック信号との論理積信号
を作ることにより一前記加算器１０ａのオーバーフロー
信号をパルス化して出力信号ＯＵ　’Ｉ”　２として出
力するためのアンドゲートである。

第４図の任意周波数信号発生装置の動作を説明すると次
のようである、 並列加算回路１０は積算型の並列加算器と考えろことが
でき一周波数指定装置１２からのパラレルデータを前回
の加算結果に対して１回加算する動作を、基準発振回路
１１からのクロック信号１パルスごとに行なうものであ
る。

従って、前記パラレルデータのビット数をｐとし、２進
数としての値をＳとすると、この並列加算回路１０の分
周比りは次のようになる。

Ｄ二Ｓ・（１／２　）　ｐ 従って一前記基準発振回路１１からのクロック信号の周
波数をｆ。とすると、前記並列加算回路１０の出力する
オーバーフロー信号の周波数ｆ１は次のようになる。

ｆ、＝ｆ（、−３−（１／２）ｐ 第５図は一第４図の任意周波数信号発生装置の出力信号
０ＵＴ２０波形を示すタイムチャートである。パラレル
データのとりかた−及び時間軸のとりがたは、第３図と
同様で゛あり一出力パルス間隔の均一性の優劣を比較で
きろようになっている。

たとえば、パラレルデーり数値が“５′”の場合、第４
図の任意周波数信号発生装置の出力パルスの間隔はクロ
ック信号パルスの数にして °′ｊ３．１３．１１１３．１２″の繰り返しとなり、
°′プ“の場合は“’１０．９．９−９．９．　９−　
９′′の繰り返しとなり、理想のパターンとなるのであ
る。この理由は簡単である。

すなわち、パラレルデータ数値が′５°“の場合を例に
とると、次のようである。まず−並列加算回路１０は６
ビント構成であるから、加算結果が２６すなわち６４に
等しくなるかあるいは６４を越えろとオーバーフローで
ある。最初のオーバーフロー信号は“５”を１３回加算
したとき、すなわち加算結果が５×１３−６５になった
とき発生し一残余として６５−６４＝１が残る。そして
−次の加算はこの残余に対して引き続き′″５′′を加
算することがら始まり、やはり１３回力加算が終了した
時点てオーバーフロー信号を出力し、残余として２が残
る。同じようにして一４全回のオーバーフロー信号を出
力したときの残余は４となり、５全回のオーバーフロー
信号は１２回の加算が終了して、加算結果が４＋５ｘｉ
２＝６４となったとき出力されろ訳である。

また、さらに、この出力信号０ＵＴ２を通常の分周器に
よって分周することにより−パルス間隔はさらに均一と
なる。

すなわち、２種類のパルス間隔の差はいくら分周しても
常にクロック信号パルス１個分しがなく、分周によって
周期が長くなれば一割合として周期差が小さくなりｍ一
定周期の信号に近付くのである。

たとえば上記の例で、パラレルデータ数値が“５゛の場
合の出力信号を１／２分周すると繰り返しパターンは“
２６．２６．２５．２６．２５′′となり、さらに１／
２分周すると”′５２．５１．５１．５１５１”となり
、さらに１／２分周すると”１０３．１０２．１０３．
１０２．１０３°″となり、これを書き直すビ１２．８
７５．１２７５．１２，８７５．１２７５．１２７５”
である。１３．１１１３．１３．１２″であった繰り返
しパターンが３回力分周でこのように均一に近付くので
ある。

また−並列加算回路の構成は他にも考えられ一次に示す
ような形とすることによって、さらに均一性の高い信号
が得られるので説明する。

第６図は、本出願人によりすでに出願されている並列加
算回路を用いた任意周波数信号発生装置の構成を示す回
路図である。

基本的な構成は第４図と同様であり、２ｏは並列加算回
路−２１は基準発振回路、２２は周波数指定装置である
。この任意周波数信号発生装置に用いた並列加算回路２
ｏは一加算カウンター２０ｂとパスライン駆動回路２０
ａとから成り、加ｊ１７ウンター２０ｂは、複数のトグ
ルタイプの７１）ツブフロップ２０１〜２０６を、イク
スクルースイプ・オア・ゲートＥ２〜Ｅ６を介して直列
接続して構成され、最下位のフリップフロップ２０１の
クロック入力端子と各イクスクルースイブ・オア・ゲー
トの入力端子から引き出されたライン群が入力用パスラ
インとなり、最上位のフリップフロップ２０６の出力が
この任意周波数信号発生装置の出力信号０［ＪＴ３とし
て出力される。

パスライン駆動回路２０ａは、一方の入力端子に周波数
指定装置２２がらのパラレルデータが印加されろように
配線されたアントゲ−）Ａｌ〜Ａ６を有し−このアンド
ゲートＡ１〜Ａ６のもう一方の入力端子にクロック信号
ラインを接続して成り、場合によっては、アンドゲート
Ａ６側からアントゲ−）ＡＩに向かって若干の遅延時間
を生じるように遅延回路８１〜Ｂ５が設けられる。

本実施例の並列加算回路２０の動作は−パラレルデータ
により選択されたアンドゲートだけがクロツク信号を出
力することにより、対応するフリップフロップが反転す
ると共に、下位フリップフロップの反転信号もイクスク
ルースイブ・オアーゲートを介して継ぎのフリップフロ
ップに伝えられるといったものである。

第７図は一第６図の動作を説明するためのタイムチャー
トである。まず、加算カウンター２０ｂがリセットされ
ており、周波数指定装置２２からは０１０　］　１１”
すなわち２３′′が出力されているものと寸ろ。

従って−クロック信号が印加される前はフリップフロッ
プ２０１〜２０６の出力信号は論理１１０１１で、ロー
レベルにある。そして、クロック信号は、周波数指定装
置２２の論理１１．１１のビットに接続されているアン
ドゲートＡ］、Ａ２、Ａ３＝Ａ５のみから出力されろ。

従って、最初のクロック信号の立ち下がりエツジでセッ
トされるのはフリップフロップ２０１−２０２．２０６
，２０５の４個であり一図に示すように２０１．２０２
．２０３．２０５がハイレベルとなり、２３か加算され
たことになる。このあとにもう一度クロック信号が印加
されると−さらに“２３”が加算され一加算カウンター
２０ｂには°“４６゛が残ることになる。

すなわち、２発目のクロック信号のあとは、フリップフ
ロップ２０２．２０６．２０１２０６の出力信号がハイ
レベルとなるので・あるが−このトキのイクスクルース
イプ脅オアφゲ−）Ｂ２〜Ｅ６の出力信号は、クロック
信号と前段のフリップフロップからの桁送り信号とが混
ざった複雑な信号となり、ヒゲ状パルスを含むことにな
る。このヒゲ状パルスは、この並列加算回路の動作に不
可欠のものであり、確実に出力され、後段のフリップフ
ロップを反転させなげればならない。このヒゲ状パルス
の幅を確保するために、前述した遅延回路Ｂ１〜Ｂ５を
設けているのであるが、フリップフロップのみの遅延効
果で十分なときは不要であり一逆に前記遅延回路Ｂ１〜
Ｂ５でも不十分なときは御名フリップフロップの出力端
子側にも遅延回路を設けろことが考えられろ。

また、この第７図のタイムチャートから分かるように、
並列加算回路２０は、クロック信号の立ち上がりと立ち
下がりの両方のエツジで加算動作を行なって加算を完全
に終了するという特別な動作をする。たとえば−この例
の場合−フリップフロップ２０２〜２０６は２発目のク
ロック信号の立ち上がりエツジでも反転している。

このように−第６図の実施例に用いた並列加算回路２０
は、全加算器を用いていないが、第４図の実施例の並列
加算回路１０と同様に、クロック信号に同期してパラレ
ルデータを内部に有するカウンターに並列加算し、オー
バーフロー信号を出力することができる。またそれだけ
でなく、パルス間隔の均一性の点において優れた特性を
持っているので５次に説明する。

第８図は、第６図の任意周波数信号発生装置の出力信号
ＯＵ　Ｔ　３０波形を示すタイムチャートである。パラ
レルデータ数値が“′５″の場合、この図においては、
クロック信号パルスの数眞して“１３．１１１’２．５
．１３．１２．５”の繰り返しパターンとなり、“ブの
場合は９．５．９．９−９．５−９＝９．９′となって
おり、第４図の実施例よりもさらに均一性が向上してい
ることが分かる。これは、第６図の並列加算回路２０の
特別な動作によるものである。

次に、上記のような任意周波数信号発生装置を用いるこ
とにより、設定が容易で正確な音程の音階発生回路が構
成できるので説明する。

第９図は、本発明の任意周波数信号発生装置を音階発生
回路に応用した場合の構成を示すブロック図で゛ある。

図において６０はパラレルデータとクロック信号を入力
し一内部に有寸ろカウンターあるいはレジスタに前記パ
ラレルデータを前記クロック信号に同期して並列加算オ
ろ並列加算回路−３１は前記並列加算回路３０のオーバ
ーフロー信号を分周して出力する分周回路−６２は前記
分周回路６１の出力信号を増幅′ｔろ増幅回路、６６は
前記増幅回路６２によって駆動されろ電気音響変換器、
６４は前記並列加算回路６０にクロック信号を送る基、
準発振回路−６５および６６は前記並列加算回路６０に
パラレルデータを与えろ周波数指定装置であり−たとえ
ば音階のよりな１オクターブを１２等分した周波数に等
しい値のパラレルデータな出力才ろメロディ−記憶装置
および鍵盤である。図において、基準発振回路６４の出
力するクロック信号周波数を３２７６８Ｈｚとすれば、
９ビツトのパラレルデータを入力できる構成の並列加算
回路３０と６ビツト構成の分周回路６１を用いろことに
より、０〜５１１　Ｈｚの範囲でＩ　Ｈｚおきの音を発
生することができる。

従って、第９図の周波数指定装置３５あるいは３６によ
り一音階に対応する周波数データをシーケンシャルに発
生すれば−メロディーを奏することが可能となる。

たとえば−トの音は２６２　Ｈｚ、“υ′の音しま２９
４Ｈｚ、“′ミパの音は３３０１１ｚというように、周
波数データを作り、適当な時間間隔で切り換えてやるこ
とにより−メロディーが演奏できろ。このとき−分周回
路６１の各フリップフロップが出力する信号ば１オクタ
一ブ間隔になっているので、これを適当に選択して増幅
回路３２へ送るように制御すれば−広い範囲の音階を用
いたメロディ−が演奏できる。

次に、本応用例による発生音が従来の周期カウントすな
わちｌ　／　ｎ分周方式に比べてどの位正確であろかを
確かめろために、それぞれの方式による発生音階周波数
と標準音階周波数に対する誤差を表にして示す。

表中、ｆｓは標準音階周波数であり−　ｆａ及びｒｂは
それぞれ従来方式による発生周波数及び本発明の応用例
による発生周波数である。

−ただし−音程は時計等の小型電子機器用の小型スピー
カーに適合させるため約１．５　ｋ　Ｉｌｚ以上の高ノ
′ い音とし、標準音階周波数は１７６０　ＨｚのＡ音を含
む平均律音階としている。

また−周波数指定のためのパラレルデータは第４図及び
第６図に示したものよりも分解能を上げるため９ビツト
としており、発生音は分周回路の適当な段から取り出す
ものとする。

この表から分かるように本発明の方式による発生音階周
波数ｆｂの誤差は、従来方式の発生音階周波数ｆａに対
し約３０分の１と極めて小さい。

しかも−従来の方式によると“ビ″と“′Ｖ′の音が同
一となってしまい、このままでは実用にならず、逓倍回
路によってクロック信号周波数をもっと高く第４表 してやらねばならない。このように、本発明の任意周波
数信号発生装置を用いれば、極めて正確な音程が得られ
るのである。

また、本発明は第４図及び第６図に示した実施例に限ら
ず、どのような並列加算回路によっても実現できるもの
である。さらに、応用例は第９図に示した音階発生用装
置に限らず、ストップウォッチの１／１０秒及び１７１
００秒の信号を作るなどの単能型の周波数発生装置−あ
るいはメトロノームやソリツカ−チェック用光点滅装置
などの比較的細かいステップで周波数指定をする装置−
さらには各種オモチャの擬音のように周期的にしかも無
段階的に周波数が変わるような音を発生する装置、また
ゲーム用コンピュータのようにユーザーの望むどんな音
でも作成しなければならないような装置など、あらゆる
電子機器の色々な目的に用いて有効である。

以上説明したように、本発明の任意周波数信号発生装置
によれば、従来得られなかった正確な周波数の信号が簡
単に得られ、特に電子時計等の比較的低い周波数を基準
発振周波数とする小型電子装置において、極めて大きく
貢献するものである。

【図面の簡単な説明】

第１図は従来より用いられているレートマルチプライヤ
−の回路図、第２図は第１図のレートマルチプライヤ−
内部の信号の波形を示すタイムチャート、第３図は第１
図のレートマルチプライヤ−の出力信号のタイムチャー
ト−第４図は本発明の任意周波数信号発生装置の一例を
示す回路図、第５図は第４図の任意周波数信号力出力信
号波形を示すタイムチャート、第６図は本発明の任意周
波数信号発生装置の別の例を示す回路図、第７図は第６
図の加算カウンター内部の信号波形を示すタイムチト−
ト、第８図は第６図の任意周波数信号発生装置の出力信
号波形を示１−タイムチャート、第９図は本発明の任意
周波数信号発生装置を音階発生装置に応用した例を示す
ブロック図である。 １１．２１３４・・・・・基準発振回路−１０、２０−
３０・・・並列加算回路、１２．２１３５．６６・・・
・周波数指定装置−６１・・・・・・分周回路、６２・
・・・・・増幅回路、第１図 第２図 第３図 第５図 第６図 ２０ 第７図 第８図

Claims (1)

【特許請求の範囲】
1. クロック信号を発生するための基準信号発生手段と一周
   波数を指定するパラレルデータを出力する周波数指定手
   段と、前記パラレルデータを入力するためのパラレル入
   力端子と前記パラレルデータを加数データとして加算動
   作を実行させるためのクロック入力端子を備えた積算型
   計数手段とを設は一該積算型計数手段のパラレル入力端
   子に前記パラレルデータを入力すると共に、前記クロッ
   ク入力端子には前記基準信号発生手段よりのクロック信
   号を入力することにより一前記積算型計数手段を前記ク
   ロック信号の１パルス毎に前記パラツルデータによって
   指定された数値だけ計数歩進させる加算動作を行なわせ
   、前記積算型計数手段のオーバーフロー信号を前記パラ
   レルデータ数値に比例した周波数の信号として出力する
   ことを特徴とした任意周波数信号発生装置。