JPS6140354B2 - - Google Patents
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- Publication number
- JPS6140354B2 JPS6140354B2 JP6244980A JP6244980A JPS6140354B2 JP S6140354 B2 JPS6140354 B2 JP S6140354B2 JP 6244980 A JP6244980 A JP 6244980A JP 6244980 A JP6244980 A JP 6244980A JP S6140354 B2 JPS6140354 B2 JP S6140354B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- frequency
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000010355 oscillation Effects 0.000 claims description 16
- 239000013078 crystal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
本発明は電子時計等に用いられる時計回路に関
するものである。 電子時計においては、基準発振源として32768
Hzの発振周波数をもつ水晶を用いるのが一般であ
る。これは、32768＝215、即ち２の階乗となつて
おり、これを分周して正確な１秒（１Hzのパル
ス）を作り出すことが可能だからである。 近年の電子時計においては１秒以下、例えば1/
１００秒までの表示計数機能を有する高精度のもの
が要求されている。例えばストツプウオツチ付デ
イジタル時計などがこの例である。しかしなが
ら、32768Hzの発振周波数から正確な1/100秒を作
り出すことは、原理的に不可能である。これを可
能とするには、水晶発振周波数を変更すれば良い
のであるが、極めてコスト高になるので、実用化
はほとんどなされていない。 以上の理由により現状では、32768Hzの発振源
を有する電子時計が一般的であるが、その中の1/
１００秒を発生するために用いられる時計回路はか
ならずある程度の誤差を含んでいる。しかも後述
するように従来の回路においては、この誤差が無
視できないほど大きい場合があるという欠点があ
つた。 本発明の目的は、高精度の分周回路を提供する
ことを目的とする。 本発明の分周回路は、32768Hzの発振周波数を
有する発振源と、前記32768Hzの周波数を25/64の
整数倍に分周する手段と、この分周手段からの出
力に基づいて秒信号を発生する手段とを含むこと
を特徴とする。 以下に図面を用いて本発明を詳細に説明する。 第１図は従来の時計回路のブロツク図で1/100
秒の秒信号を発生する機能を備えている。 32768Hzの発振周波数を有する水晶発振源１は
1/32分周回路２を通して1024Hzに分周される。こ
の出力が1/10及び1/11分周回路３に入力される。
分周回路３では1024Hzのパルスに対し、10発毎に
１発のパルスを出力する1/10分周回路で76回分周
し、その後11発毎に１発パルスを出力する1/11分
周回路で24回分周する。 この結果、 10/1024×76＋11/1024×24＝1024/1024＝１ で示されるように、１秒単位の信号は正確に出力
できるが、1/100秒単位の出力は無視できない誤
差を有している。 この場合の最大誤差を以下に説明する。 1/10分周回路においては、その周期は10/1024
秒である。従つて、正確な1/100秒の周期に対し
ては1/100秒当り｜１０−１０．２４／１０２４｜＝０
．２４／１０２４秒の誤差を 生じる。 これが76回繰返されるわけであるから最大誤差
は ０．２４／１０２４×76≒0.0178秒≒17.8ms となり、ストツプウオツチ付デイジタル時計の
７６／１００＝0.76秒表示の時には約2/100＝0.02秒も
の誤 差を持つという大きな欠点があつた。 第２図は本発明の一実施例の要部を示す回路ブ
ロツク図である。 32768Hzの発振周波数をもつ水晶発振源４から
の出力は25/64分割回路５を通して12800Hzに分周
され、さらに1/128分周回路によつて100Hzにまで
分周される。 この動作を第３図に示した25/64分周回路と1/1
２８分周回路との回路図を参照して以下に説明す
る。 第３図は、100Hzの秒信号を得るための時計回
路の一実施例で、例えば水晶発振器等の発振源か
ら出力される32768Hzのクロツク信号がインバー
タ７を介して正相入力端φに、更にインバータ
７′を介して逆相入力端に印加されるフリツ
プ・フロツプ８１と、同じく２相クロツクをφ，
から入力し正相Ｑ及び逆相の出力端を有し、
クロツク入力端φ，には夫々前記のフリツプ・
フロツプの出力端Ｑ，が接続された５個のフリ
ツプ・フロツプ８２，８３，…，８６と、フリツ
プ・フロツプ８１〜８５の正相出力Ｑとフリツ
プ・フロツプ８６の逆相出力とを入力する
NANDゲート９１、フリツプ・フロツプ８１，８
２の正相出力Ｑとフリツプ・フロツプ８３の逆相
出力とを入力するNANDゲート９２、フリツ
プ・フロツプ８１の正相出力Ｑとフリツプ・フロ
ツプ８２の逆相出力とを入力するNANDゲート
９３と、これらNANDゲート９１〜９３の論理出
力が共に入力されるANDゲート１０と、ANDゲ
ート１０の出力とクロツク信号φとが入力される
NORゲート１１とで25／64分周回路を構成し、
初段のフリツプ・フロツプ１３１の正相入力端φ
には25/64分周回路からの出力が印加され、逆相
入力端にはインバータ１２を介して反転された
25/64分周出力が印加され、その正相出力Ｑ、逆
相出力が次段のフリツプ・フロツプの正相入力
φ、逆相入力に夫々印加される７個のフリツ
プ・フロツプ１３１〜１３７で1/128分周回路を
構成し、最後段のフリツプ・フロツプ１３７の逆
相出力から100Hzの秒信号が発生される。 更に、各分周回路を構成するフリツプ・フロツ
プはリセツト（RESET）端から切期値設定用の
リセツト信号が共通に供給される。 フリツプ・フロツプ８o（ｎ＝２，３，…６）
の真理値表を表１に示す。
するものである。 電子時計においては、基準発振源として32768
Hzの発振周波数をもつ水晶を用いるのが一般であ
る。これは、32768＝215、即ち２の階乗となつて
おり、これを分周して正確な１秒（１Hzのパル
ス）を作り出すことが可能だからである。 近年の電子時計においては１秒以下、例えば1/
１００秒までの表示計数機能を有する高精度のもの
が要求されている。例えばストツプウオツチ付デ
イジタル時計などがこの例である。しかしなが
ら、32768Hzの発振周波数から正確な1/100秒を作
り出すことは、原理的に不可能である。これを可
能とするには、水晶発振周波数を変更すれば良い
のであるが、極めてコスト高になるので、実用化
はほとんどなされていない。 以上の理由により現状では、32768Hzの発振源
を有する電子時計が一般的であるが、その中の1/
１００秒を発生するために用いられる時計回路はか
ならずある程度の誤差を含んでいる。しかも後述
するように従来の回路においては、この誤差が無
視できないほど大きい場合があるという欠点があ
つた。 本発明の目的は、高精度の分周回路を提供する
ことを目的とする。 本発明の分周回路は、32768Hzの発振周波数を
有する発振源と、前記32768Hzの周波数を25/64の
整数倍に分周する手段と、この分周手段からの出
力に基づいて秒信号を発生する手段とを含むこと
を特徴とする。 以下に図面を用いて本発明を詳細に説明する。 第１図は従来の時計回路のブロツク図で1/100
秒の秒信号を発生する機能を備えている。 32768Hzの発振周波数を有する水晶発振源１は
1/32分周回路２を通して1024Hzに分周される。こ
の出力が1/10及び1/11分周回路３に入力される。
分周回路３では1024Hzのパルスに対し、10発毎に
１発のパルスを出力する1/10分周回路で76回分周
し、その後11発毎に１発パルスを出力する1/11分
周回路で24回分周する。 この結果、 10/1024×76＋11/1024×24＝1024/1024＝１ で示されるように、１秒単位の信号は正確に出力
できるが、1/100秒単位の出力は無視できない誤
差を有している。 この場合の最大誤差を以下に説明する。 1/10分周回路においては、その周期は10/1024
秒である。従つて、正確な1/100秒の周期に対し
ては1/100秒当り｜１０−１０．２４／１０２４｜＝０
．２４／１０２４秒の誤差を 生じる。 これが76回繰返されるわけであるから最大誤差
は ０．２４／１０２４×76≒0.0178秒≒17.8ms となり、ストツプウオツチ付デイジタル時計の
７６／１００＝0.76秒表示の時には約2/100＝0.02秒も
の誤 差を持つという大きな欠点があつた。 第２図は本発明の一実施例の要部を示す回路ブ
ロツク図である。 32768Hzの発振周波数をもつ水晶発振源４から
の出力は25/64分割回路５を通して12800Hzに分周
され、さらに1/128分周回路によつて100Hzにまで
分周される。 この動作を第３図に示した25/64分周回路と1/1
２８分周回路との回路図を参照して以下に説明す
る。 第３図は、100Hzの秒信号を得るための時計回
路の一実施例で、例えば水晶発振器等の発振源か
ら出力される32768Hzのクロツク信号がインバー
タ７を介して正相入力端φに、更にインバータ
７′を介して逆相入力端に印加されるフリツ
プ・フロツプ８１と、同じく２相クロツクをφ，
から入力し正相Ｑ及び逆相の出力端を有し、
クロツク入力端φ，には夫々前記のフリツプ・
フロツプの出力端Ｑ，が接続された５個のフリ
ツプ・フロツプ８２，８３，…，８６と、フリツ
プ・フロツプ８１〜８５の正相出力Ｑとフリツ
プ・フロツプ８６の逆相出力とを入力する
NANDゲート９１、フリツプ・フロツプ８１，８
２の正相出力Ｑとフリツプ・フロツプ８３の逆相
出力とを入力するNANDゲート９２、フリツ
プ・フロツプ８１の正相出力Ｑとフリツプ・フロ
ツプ８２の逆相出力とを入力するNANDゲート
９３と、これらNANDゲート９１〜９３の論理出
力が共に入力されるANDゲート１０と、ANDゲ
ート１０の出力とクロツク信号φとが入力される
NORゲート１１とで25／64分周回路を構成し、
初段のフリツプ・フロツプ１３１の正相入力端φ
には25/64分周回路からの出力が印加され、逆相
入力端にはインバータ１２を介して反転された
25/64分周出力が印加され、その正相出力Ｑ、逆
相出力が次段のフリツプ・フロツプの正相入力
φ、逆相入力に夫々印加される７個のフリツ
プ・フロツプ１３１〜１３７で1/128分周回路を
構成し、最後段のフリツプ・フロツプ１３７の逆
相出力から100Hzの秒信号が発生される。 更に、各分周回路を構成するフリツプ・フロツ
プはリセツト（RESET）端から切期値設定用の
リセツト信号が共通に供給される。 フリツプ・フロツプ８o（ｎ＝２，３，…６）
の真理値表を表１に示す。
【表】
表１より明らかなようなようにフリツプ・フロ
ツプはリセツト信号によりその出力状態（正相
“０”，逆相“１”）が設定され、クロツク入力φ
が０→１に変化することにより、正相出力Ｑはそ
の前段のフリツプ・フロツプの逆相出力レベル
を、又逆相出力はその前段のフリツプ・フロツ
プの正相出力レベルを出力する。尚、クロツク入
力φが１→０に変化すると上記と逆の出力状態に
なる。ここで“１”，“０”は論理レベルを示し、
正論理では一例として“１”が電源電圧レベル、
“０”が接地レベルとなる。更に、1/128分周回路
を構成するフリツプ・フロツプ１３１〜１３７は
通常の1/2分周器を７段直列に接続したもので、
27ビツトを計数して１個のパルスを出力する分周
回路でよい。 次に、25/64分周回路の分周動作を第４図のタ
イミングチヤートを用いて説明する。同図は水晶
発振器から発生される32768Hzの入力クロツクパ
ルスφを25/64分周回路を介して作り出した12800
Hzの擬似パルス出力outの発生タイミングと、
32768Hzを２５／６４分割した時に12800Hzの正規パルス （２５／６４×）が発生されるべきタイミングとを示す
も ので、入力クロツクφに対して64周期分のタイミ
ングを示す。同図から明らかなように、正規パル
ス（２５／６４×）の発生タイミングと本実施例での25
/6 4分周回路からの擬似パルスoutの発生タイミング
では多少の誤差がある。しかしながら、その中で
最大誤差は25/64分周回路から16発目毎に発生さ
れる擬似パルス出力１６と正規のパルス出力１６
との間に生じるもので、第４図の期間Ｅ（2.96）
に相当する。 従つて、これを秒に換算すると、 2.96×１／３２７６８＝0.0000903≒0.1ms となる。 この結果、従来の最大誤差約20msに比べ約１／２００ にその誤差を軽減することができ、極めて高精度
の時計回路を作製することができる。更に、1/10
0秒信号の発生回路（1/128分周回路）は７ビツト
構成の１／２分周回路の最後段の桁上りがそのまま出 力として利用できるので、分周回路の配線が極め
て容易である。 尚、1/10秒、１秒、１分、１時間等の信号はこ
の1/128分周回路の後段に、1/10，1/60，1/60，
1/60分周回路を付加すればよい。又、25/64分周
回路以外、その整数倍例えば50/64の分周回路を
用いて25600Hzに分周し、これを1/256分周回路で
分周して100Hzを得るようにしてもよい。
ツプはリセツト信号によりその出力状態（正相
“０”，逆相“１”）が設定され、クロツク入力φ
が０→１に変化することにより、正相出力Ｑはそ
の前段のフリツプ・フロツプの逆相出力レベル
を、又逆相出力はその前段のフリツプ・フロツ
プの正相出力レベルを出力する。尚、クロツク入
力φが１→０に変化すると上記と逆の出力状態に
なる。ここで“１”，“０”は論理レベルを示し、
正論理では一例として“１”が電源電圧レベル、
“０”が接地レベルとなる。更に、1/128分周回路
を構成するフリツプ・フロツプ１３１〜１３７は
通常の1/2分周器を７段直列に接続したもので、
27ビツトを計数して１個のパルスを出力する分周
回路でよい。 次に、25/64分周回路の分周動作を第４図のタ
イミングチヤートを用いて説明する。同図は水晶
発振器から発生される32768Hzの入力クロツクパ
ルスφを25/64分周回路を介して作り出した12800
Hzの擬似パルス出力outの発生タイミングと、
32768Hzを２５／６４分割した時に12800Hzの正規パルス （２５／６４×）が発生されるべきタイミングとを示す
も ので、入力クロツクφに対して64周期分のタイミ
ングを示す。同図から明らかなように、正規パル
ス（２５／６４×）の発生タイミングと本実施例での25
/6 4分周回路からの擬似パルスoutの発生タイミング
では多少の誤差がある。しかしながら、その中で
最大誤差は25/64分周回路から16発目毎に発生さ
れる擬似パルス出力１６と正規のパルス出力１６
との間に生じるもので、第４図の期間Ｅ（2.96）
に相当する。 従つて、これを秒に換算すると、 2.96×１／３２７６８＝0.0000903≒0.1ms となる。 この結果、従来の最大誤差約20msに比べ約１／２００ にその誤差を軽減することができ、極めて高精度
の時計回路を作製することができる。更に、1/10
0秒信号の発生回路（1/128分周回路）は７ビツト
構成の１／２分周回路の最後段の桁上りがそのまま出 力として利用できるので、分周回路の配線が極め
て容易である。 尚、1/10秒、１秒、１分、１時間等の信号はこ
の1/128分周回路の後段に、1/10，1/60，1/60，
1/60分周回路を付加すればよい。又、25/64分周
回路以外、その整数倍例えば50/64の分周回路を
用いて25600Hzに分周し、これを1/256分周回路で
分周して100Hzを得るようにしてもよい。
第１図は従来の時計回路図、第２図は本発明の
一実施例の要部を示す時計回路図、第３図は本実
施例の時計回路の具体例を示す回路図、第４図は
そのタイミング図である。 １……32768Hz水晶発振源、２……1/32分周回
路、３……1/10or1/11分周回路、４……32768Hz
水晶発振源、５……24/65分割回路、６……1/128
分周回路、７，７′，１２……インバータ、８１
〜８６，１３１〜１３７……フリツプ・フロツ
プ、９１〜９３……NANDゲート、１０……
ANDゲート、１１……NORゲート。
一実施例の要部を示す時計回路図、第３図は本実
施例の時計回路の具体例を示す回路図、第４図は
そのタイミング図である。 １……32768Hz水晶発振源、２……1/32分周回
路、３……1/10or1/11分周回路、４……32768Hz
水晶発振源、５……24/65分割回路、６……1/128
分周回路、７，７′，１２……インバータ、８１
〜８６，１３１〜１３７……フリツプ・フロツ
プ、９１〜９３……NANDゲート、１０……
ANDゲート、１１……NORゲート。
Claims (1)
- １ 32.768Hzの発振周波数信号を25/64の分周比
を有する第１の分周回路で分周し、この分周回路
の出力を1/128の分周比を有する第２の分周回路
でさらに分周して100Hzの信号を発生するように
し、前記第１の分周回路は、縦続接続された第１
乃至第６のフリツプフロツプと、前記第１及至第
５のフリツプフロツプの非反転出力および前記第
６のフリツプフロツプの反転出力を受ける第１の
NAND回路と、前記第１および第２のフリツプフ
ロツプの非反転出力と前記第３のフリツプフロツ
プの反転出力を受ける第２のNAND回路と、前記
第１のフリツプフロツプの非反転出力および前記
第２のフリツプフロツプの反転出力を受ける第３
のNAND回路と、第１乃至第３のNAND回路の出
力の出力を受けるAND回路と、このAND回路の
出力および前記発振周波数を受けるOR回路とを
有し、前記第２の分周回路は縦続接続された第７
乃至第13のフリツプフロツプを有することを特徴
とする時計回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6244980A JPS56158981A (en) | 1980-05-12 | 1980-05-12 | Timepiece circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6244980A JPS56158981A (en) | 1980-05-12 | 1980-05-12 | Timepiece circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56158981A JPS56158981A (en) | 1981-12-08 |
| JPS6140354B2 true JPS6140354B2 (ja) | 1986-09-09 |
Family
ID=13200522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6244980A Granted JPS56158981A (en) | 1980-05-12 | 1980-05-12 | Timepiece circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56158981A (ja) |
-
1980
- 1980-05-12 JP JP6244980A patent/JPS56158981A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56158981A (en) | 1981-12-08 |
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