JP2602208B2 - 表示制御回路 - Google Patents
表示制御回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータが内蔵する表示制御回
路に関し、特に表示制御回路の出力信号を用いてキー入
力処理が高速かつ効率よく行なえる表示制御回路に関す
る。
路に関し、特に表示制御回路の出力信号を用いてキー入
力処理が高速かつ効率よく行なえる表示制御回路に関す
る。
この種の表示制御回路を内蔵したマイクロコンピュー
タにおいて、オペレータが入力したキーの情報や、キー
入力されたデータを演算処理した結果を表示するのが主
な応用であるので、キー入力処理と演算処理と表示処理
とは必要不可欠な処理となっている。
タにおいて、オペレータが入力したキーの情報や、キー
入力されたデータを演算処理した結果を表示するのが主
な応用であるので、キー入力処理と演算処理と表示処理
とは必要不可欠な処理となっている。
このような応用においては、表示制御回路は、マイク
ロコンピュータが表示メモリに書き込んだ表示データを
マイクロコンピュータの命令実行とは無関係に順次読み
出しセグメント信号とディジタル信号とを生成して、自
動的に時分割表示を行い、所定のメモリに記憶したキー
スキャンデータを所定のタイミングでセグメント端子に
出力し、同時に割り込みを発生してキースキャン信号を
出力していることをマイクロコンピュータに知らせるこ
とでセグメント端子を利用してキー入力処理を行うこと
ができる。
ロコンピュータが表示メモリに書き込んだ表示データを
マイクロコンピュータの命令実行とは無関係に順次読み
出しセグメント信号とディジタル信号とを生成して、自
動的に時分割表示を行い、所定のメモリに記憶したキー
スキャンデータを所定のタイミングでセグメント端子に
出力し、同時に割り込みを発生してキースキャン信号を
出力していることをマイクロコンピュータに知らせるこ
とでセグメント端子を利用してキー入力処理を行うこと
ができる。
第５図はキー入力処理を表示出力であるセグメント端
子を利用して行う場合のブロック図で、第８図はその基
本タイムチャートである。ここでは表示の容量として８
セグメント８桁をもち、キーマトリックスは８×４すな
わち32個のキーが配置されているものとする。
子を利用して行う場合のブロック図で、第８図はその基
本タイムチャートである。ここでは表示の容量として８
セグメント８桁をもち、キーマトリックスは８×４すな
わち32個のキーが配置されているものとする。
第５図、第８図において、MCはマイクロコンピュー
タ、DISPは表示制御回路、Ｓはセグメント信号、Ｄはデ
ィジット信号、S0〜S7はセグメント端子、D0〜D7はディ
ジット端子、Ｆは表示素子、Ｍはキーマトリックス、R0
〜R3はキーリタン端子、Ｒはキーリタン信号、Ｉは割り
込み制御回路、SYNは表示同期信号を示す。
タ、DISPは表示制御回路、Ｓはセグメント信号、Ｄはデ
ィジット信号、S0〜S7はセグメント端子、D0〜D7はディ
ジット端子、Ｆは表示素子、Ｍはキーマトリックス、R0
〜R3はキーリタン端子、Ｒはキーリタン信号、Ｉは割り
込み制御回路、SYNは表示同期信号を示す。
第５図に示すように、セグメント端子S0〜S7を表示素
子Ｆ及びキーマトリックスＭに接続し、所定のメモリエ
リアにキースキャンデータをストアしておき、表示制御
回路DISPの発生する表示同期信号SYNの割り込みによっ
て、セグメント端子S0〜S7より、キースキャン信号を出
力していることをマイクロコンピュータMCに知らせれ
ば、割り込み処理でキーリターン信号Ｒをキーリタン端
子R0〜R3から入力することによって、キー入力処理がで
きる。
子Ｆ及びキーマトリックスＭに接続し、所定のメモリエ
リアにキースキャンデータをストアしておき、表示制御
回路DISPの発生する表示同期信号SYNの割り込みによっ
て、セグメント端子S0〜S7より、キースキャン信号を出
力していることをマイクロコンピュータMCに知らせれ
ば、割り込み処理でキーリターン信号Ｒをキーリタン端
子R0〜R3から入力することによって、キー入力処理がで
きる。
しかし、上述した従来の表示制御回路においては、表
示制御回路のセグメント出力はディジット出力に同期し
て変化するラッチ回路を有するためマイクロコンピュー
タが表示メモリの書き換えを行っても、セグメント端子
から出力しているデータは、その直後に変化しない構成
となっていたので、１回の表示サイクルには、１種類の
キースキャンデータしか出力できないため、全てのキー
情報を得るまでには、多くの時間がかかるという欠点を
有していた。
示制御回路のセグメント出力はディジット出力に同期し
て変化するラッチ回路を有するためマイクロコンピュー
タが表示メモリの書き換えを行っても、セグメント端子
から出力しているデータは、その直後に変化しない構成
となっていたので、１回の表示サイクルには、１種類の
キースキャンデータしか出力できないため、全てのキー
情報を得るまでには、多くの時間がかかるという欠点を
有していた。
たとえば、D0〜D7サイクルすなわちディジット端子Dn
がアクティブな８つのサイクル及び付加サイクルが各々
800μｓであるとすると、表示の１サイクルは800μｓの
９倍となり、第10図に示すように、キーマトリックス上
の全てのキー入力を検出するのにはキースキャンデータ
を00000001,00000010,…,01000000,10000000と８表示サ
イクルに渡って変更する必要があるので、全てのキーの
入力検知を行うのに800μｓの72倍の57.6msもの時間が
必要となり、通常のキー取り込み時間300msを大幅に越
えてしまうためキー入力が大きく遅れるという欠点があ
った。
がアクティブな８つのサイクル及び付加サイクルが各々
800μｓであるとすると、表示の１サイクルは800μｓの
９倍となり、第10図に示すように、キーマトリックス上
の全てのキー入力を検出するのにはキースキャンデータ
を00000001,00000010,…,01000000,10000000と８表示サ
イクルに渡って変更する必要があるので、全てのキーの
入力検知を行うのに800μｓの72倍の57.6msもの時間が
必要となり、通常のキー取り込み時間300msを大幅に越
えてしまうためキー入力が大きく遅れるという欠点があ
った。
本発明による表示制御回路は、セグメント信号及びデ
ィジット信号にもとづき時分割にダイナミック表示を行
う複数のセグメント表示素子を制御する表示制御回路で
あって、表示すべきセグメント表示素子に対応するディ
ジット信号を発生する表示サイクルとキーマトリクスに
対しキースキャンデータを発生する付加サイクルとを時
分割的に繰り返す表示制御回路において、各桁に対応す
るセグメント信号を格納する表示メモリと、前記キーマ
トリクスに供給すべきキースキャンデータを一時格納す
る特定メモリと、前記表示メモリ及び前記特定メモリの
内容が選択的に出力されるセグメント端子とを設け、前
記表示サイクルにおいては、前記ディジット信号に同期
して前記表示メモリに格納されたセグメント信号を表示
すべき桁に対応して順々に読み出して前記セグメント端
子から前記セグメント表示素子に供給し、前記付加サイ
クルにおいては、割り込み処理により前記特定メモリか
らキースキャンデータを読み出して前記セグメント端子
から前記キーマトリクスに供給し、前記キーマトリクス
からのキーリターン信号を読み取り格納して、前記特定
メモリに新たなキースキャンデータを書き込む一連の処
理を複数回実行することを特徴とするものである。
ィジット信号にもとづき時分割にダイナミック表示を行
う複数のセグメント表示素子を制御する表示制御回路で
あって、表示すべきセグメント表示素子に対応するディ
ジット信号を発生する表示サイクルとキーマトリクスに
対しキースキャンデータを発生する付加サイクルとを時
分割的に繰り返す表示制御回路において、各桁に対応す
るセグメント信号を格納する表示メモリと、前記キーマ
トリクスに供給すべきキースキャンデータを一時格納す
る特定メモリと、前記表示メモリ及び前記特定メモリの
内容が選択的に出力されるセグメント端子とを設け、前
記表示サイクルにおいては、前記ディジット信号に同期
して前記表示メモリに格納されたセグメント信号を表示
すべき桁に対応して順々に読み出して前記セグメント端
子から前記セグメント表示素子に供給し、前記付加サイ
クルにおいては、割り込み処理により前記特定メモリか
らキースキャンデータを読み出して前記セグメント端子
から前記キーマトリクスに供給し、前記キーマトリクス
からのキーリターン信号を読み取り格納して、前記特定
メモリに新たなキースキャンデータを書き込む一連の処
理を複数回実行することを特徴とするものである。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例の表示制御回路の主要部分である
ディジット信号発生回路のブロック図、第２図は表示メ
モリのブロック図、第３図及び第４図は前記ディジット
信号発生回路の動作を示すタイムチャート、第５図は本
実施例の表示制御回路を利用したキー入力処理を示すブ
ロック図、第６図（ａ），（ｂ）は前記キー入力処理の
全体のタイムチャート、第７図及び第８図は付加サイク
ルにおけるキー入力処理のタイムチャート、第９図
（ａ）は４×４のキーマトリックスにおけるキー入力処
理のタイムチャート、第９図（ｂ）は４×８のキーマト
リックスにおいて、付加サイクルをDnサイクルの倍の長
さを持った場合のキー入力処理のタイムチャートであ
る。
図は本発明の一実施例の表示制御回路の主要部分である
ディジット信号発生回路のブロック図、第２図は表示メ
モリのブロック図、第３図及び第４図は前記ディジット
信号発生回路の動作を示すタイムチャート、第５図は本
実施例の表示制御回路を利用したキー入力処理を示すブ
ロック図、第６図（ａ），（ｂ）は前記キー入力処理の
全体のタイムチャート、第７図及び第８図は付加サイク
ルにおけるキー入力処理のタイムチャート、第９図
（ａ）は４×４のキーマトリックスにおけるキー入力処
理のタイムチャート、第９図（ｂ）は４×８のキーマト
リックスにおいて、付加サイクルをDnサイクルの倍の長
さを持った場合のキー入力処理のタイムチャートであ
る。
なお、本発明の表示制御回路を利用したキー入力処理
は第５図に示す従来の表示制御回路を利用したキー入力
処理のブロック図と同一の構成接続で実現できると共に
本発明の表示制御回路におけるディジット信号発生回路
は従来のディジット信号発生回路と同様の回路で構成で
きる。
は第５図に示す従来の表示制御回路を利用したキー入力
処理のブロック図と同一の構成接続で実現できると共に
本発明の表示制御回路におけるディジット信号発生回路
は従来のディジット信号発生回路と同様の回路で構成で
きる。
第１図から第９図（ｂ）においてCLは表示制御回路の
動作のためのクロック、CNTはディジットカウンタ、DC
及びDC0〜DC2はカウント信号、DDはディジットデコー
ダ、DECはデコード回路、DENDはデコード信号、Ｌはラ
ッチ回路、SELはセレクタ、DAは表示メモリアドレス、D
Mは表示メモリ、FMは特定メモリ、FDは特定メモリのデ
ータ、SLはセグメントラッチ、LCLはラッチクロック、B
USは内部バス、BCLはベースクロック、DIVは分周回路、
MODEはモードレジスタ、CSELはクロックセレクタを示
す。
動作のためのクロック、CNTはディジットカウンタ、DC
及びDC0〜DC2はカウント信号、DDはディジットデコー
ダ、DECはデコード回路、DENDはデコード信号、Ｌはラ
ッチ回路、SELはセレクタ、DAは表示メモリアドレス、D
Mは表示メモリ、FMは特定メモリ、FDは特定メモリのデ
ータ、SLはセグメントラッチ、LCLはラッチクロック、B
USは内部バス、BCLはベースクロック、DIVは分周回路、
MODEはモードレジスタ、CSELはクロックセレクタを示
す。
ベースクロックBCLは表示制御回路の動作のためのク
ロックのベースとなるクロックである。モードレジスタ
MODEは１ビット構成のレジスタでその値は、マイクロコ
ンピュータMCの所定の命令の実行により設定できる。ク
ロックセレクタCSELはモードレジスタMODEが０の時はベ
ースクロックBCLを選択し、モードレジスタMODEが１の
時はベースクロックBCLを、分周回路DIVで分周したクロ
ックを選択し、クロックCLとして出力する。
ロックのベースとなるクロックである。モードレジスタ
MODEは１ビット構成のレジスタでその値は、マイクロコ
ンピュータMCの所定の命令の実行により設定できる。ク
ロックセレクタCSELはモードレジスタMODEが０の時はベ
ースクロックBCLを選択し、モードレジスタMODEが１の
時はベースクロックBCLを、分周回路DIVで分周したクロ
ックを選択し、クロックCLとして出力する。
本実施例においては分周回路DIVは２分周回路であ
る。
る。
ディジットカウンタCNTはクロックCLをカウント入力
として２進アップカウンタを行う３ビット構成のバイナ
リカウンタでカウント信号DC（ビット対応ごとにDC0,DC
1,DC2）を出力する。ディジットデコーダDDは、カウン
ト信号DCを入力として、桁信号のデコードを行い、ディ
ジット端子D0〜D7にディジット信号Ｄを出力するデコー
ド回路である。
として２進アップカウンタを行う３ビット構成のバイナ
リカウンタでカウント信号DC（ビット対応ごとにDC0,DC
1,DC2）を出力する。ディジットデコーダDDは、カウン
ト信号DCを入力として、桁信号のデコードを行い、ディ
ジット端子D0〜D7にディジット信号Ｄを出力するデコー
ド回路である。
第１図において、桁間の誤発光を防止するためのカッ
ト信号については説明を省略する。デコード回路DEC
は、時分割表示サイクルの中の最終桁を表示しているこ
とを検出する検出回路で、本実施例ではセグメント端子
D7すなわち８桁目が最終桁であるため、カウント信号DC
0とDC1とDC2が全て１であることを検出すればよいの
で、３入力のアンドゲート回路で構成されており、８桁
目を表示している時は、デコード信号DENDに論理値１を
出力し、その他の桁を表示している時は０を出力する。
従って、８桁目の表示を行った後、クロックCLの１周期
分の時間だけ表示同期信号SYNは論理値１を出力し、そ
の他の時は０となる。表示同期信号SYNは、ディジット
カウンタCNTのクリア入力にも入力され、表示同期信号S
YNが１の時に、ディジットカウンタCNTは０に初期化さ
れ、次の表示サイクルの用意をする。また表示同期信号
SYNは、ディジットデコーダDDの禁止入力にも入力さ
れ、表示同期信号SYNが１の時は誤った表示を行わない
ために、ディジットデコーダDDはディジット端子D0〜D7
に非アクティブレベル（本実施例ではロウレベル）を出
力する。さらに、表示同期信号SYNはマイクロコンピュ
ータ内部の配線によって、マイクロコンピュータMCに内
蔵されている割り込み制御回路Ｉに入力される。表示メ
モリDMは８アドレス×８ビット構成のメモリ回路で、マ
イクロコンピュータMCは内部バスBUSを介して表示メモ
リDMの記憶データの内容を書きかえる。表示メモリDMは
表示メモリアドレスDAのアドレス指定に従ってセグメン
トラッチSLにメモリの記憶データを出力する。セグメン
トラッチSLは表示メモリDMの読み出しデータをデータ入
力とし、クロックCLをラッチクロックとし、セグメント
ラッチデータSDを出力する。
ト信号については説明を省略する。デコード回路DEC
は、時分割表示サイクルの中の最終桁を表示しているこ
とを検出する検出回路で、本実施例ではセグメント端子
D7すなわち８桁目が最終桁であるため、カウント信号DC
0とDC1とDC2が全て１であることを検出すればよいの
で、３入力のアンドゲート回路で構成されており、８桁
目を表示している時は、デコード信号DENDに論理値１を
出力し、その他の桁を表示している時は０を出力する。
従って、８桁目の表示を行った後、クロックCLの１周期
分の時間だけ表示同期信号SYNは論理値１を出力し、そ
の他の時は０となる。表示同期信号SYNは、ディジット
カウンタCNTのクリア入力にも入力され、表示同期信号S
YNが１の時に、ディジットカウンタCNTは０に初期化さ
れ、次の表示サイクルの用意をする。また表示同期信号
SYNは、ディジットデコーダDDの禁止入力にも入力さ
れ、表示同期信号SYNが１の時は誤った表示を行わない
ために、ディジットデコーダDDはディジット端子D0〜D7
に非アクティブレベル（本実施例ではロウレベル）を出
力する。さらに、表示同期信号SYNはマイクロコンピュ
ータ内部の配線によって、マイクロコンピュータMCに内
蔵されている割り込み制御回路Ｉに入力される。表示メ
モリDMは８アドレス×８ビット構成のメモリ回路で、マ
イクロコンピュータMCは内部バスBUSを介して表示メモ
リDMの記憶データの内容を書きかえる。表示メモリDMは
表示メモリアドレスDAのアドレス指定に従ってセグメン
トラッチSLにメモリの記憶データを出力する。セグメン
トラッチSLは表示メモリDMの読み出しデータをデータ入
力とし、クロックCLをラッチクロックとし、セグメント
ラッチデータSDを出力する。
本実施例においては、通常はカウント信号DCでメモリ
アドレスを指定するので、ディジット端子Dnがアクティ
ブな時つまりDnサイクルにおいてはメモリアドレスｎ番
地の記憶データがセグメントラッチSLにラッチされる
（ただしｎ＝０〜７）。セレクタSELはセグメントラッ
チSLのデータSDと特定メモリFMのデータFDとを入力と
し、表示同期信号SYNが０の時はセグメントラッチのデ
ータSDを選択し、表示同期信号SYNが１の時は特定メモ
リFMのデータFDを選択し、セグメント信号Ｓとして出力
する選択回路である。
アドレスを指定するので、ディジット端子Dnがアクティ
ブな時つまりDnサイクルにおいてはメモリアドレスｎ番
地の記憶データがセグメントラッチSLにラッチされる
（ただしｎ＝０〜７）。セレクタSELはセグメントラッ
チSLのデータSDと特定メモリFMのデータFDとを入力と
し、表示同期信号SYNが０の時はセグメントラッチのデ
ータSDを選択し、表示同期信号SYNが１の時は特定メモ
リFMのデータFDを選択し、セグメント信号Ｓとして出力
する選択回路である。
第３図及び第４図は本発明の表示制御回路の動作を示
すタイムチャートである。本発明の表示制御回路は、D0
サイクルからD7サイクルまでは従来の表示制御回路と同
様の動作をし時分割で８桁の表示を行うが最終のD7サイ
クルにおいてはデコード回路DECで最終桁であることを
検出するため、その後クロックCLの１周期分の期間だけ
表示同期信号SYNは１となるので、付加サイクルにおい
ては、特定メモリFMの記憶データ、つまり08番地の記憶
データがセレクタSELで選択され、セグメントラッチSL
を通らずにセグメント端子Ｓに直接出力する。
すタイムチャートである。本発明の表示制御回路は、D0
サイクルからD7サイクルまでは従来の表示制御回路と同
様の動作をし時分割で８桁の表示を行うが最終のD7サイ
クルにおいてはデコード回路DECで最終桁であることを
検出するため、その後クロックCLの１周期分の期間だけ
表示同期信号SYNは１となるので、付加サイクルにおい
ては、特定メモリFMの記憶データ、つまり08番地の記憶
データがセレクタSELで選択され、セグメントラッチSL
を通らずにセグメント端子Ｓに直接出力する。
第５図のように表示素子ＦとキーマトリックスＭとを
従来の表示制御回路を利用したキー入力処理のブロック
図と同一の厚生、同一接続とし、マイクロコンピュータ
は、表示制御回路DISPの発生する表示同期信号SYNの割
り込みによって、08番地のデータがセグメント端子S0〜
S7に出力されていることを知ることができるため、割り
込み処理でキーリタン信号Ｒをキーリタン端子R0〜R3か
ら入力することによってキー入力処理ができる。
従来の表示制御回路を利用したキー入力処理のブロック
図と同一の厚生、同一接続とし、マイクロコンピュータ
は、表示制御回路DISPの発生する表示同期信号SYNの割
り込みによって、08番地のデータがセグメント端子S0〜
S7に出力されていることを知ることができるため、割り
込み処理でキーリタン信号Ｒをキーリタン端子R0〜R3か
ら入力することによってキー入力処理ができる。
第７図においてWRは特定メモリデータWRITE命令、KR
はキー入力データREAD命令、DSはキー入力データSTORE
命令を示す。本実施例では、ベースクロックBCLの周期
は400μｓであるのでモードレジスタMODEが１の時は分
周回路DIVの作用によってD0〜D7サイクル、付加サイク
ルはそれぞれ800μｓ、一方モードレジスタMODEが０の
時はそれぞれ400μｓとなる。１回のキー入力処理に必
要な時間は80μｓであるとすれば、モードレジスタMODE
が１の時の付加サイクルにおいてキースキャンデータを
特定メモリFMに書き込みキースキャン信号として出力
し、キー入力値を読み取りストアする一連のキー入力処
理を10回（×80μｓ＝800μｓ）も行うことができるの
で、４×８のキーマトリックスＭの全てのキー入力検知
を１回の表示サイクル以内で完了できる。すなわち、80
0μｓの９倍の7.2msで可能である。又、モードレジスタ
MODEが０の時は、１回の付加サイクルにおいて、４回の
キー入力処理を行うことができるので８×４のキーマト
リックスＭの全てのキー入力検知を２回の表示サイクル
で完了できる。つまり400μｓの９倍の２倍の7.2msで可
能である。いずれの場合も、従来より８倍も速くキー入
力処理が可能である。
はキー入力データREAD命令、DSはキー入力データSTORE
命令を示す。本実施例では、ベースクロックBCLの周期
は400μｓであるのでモードレジスタMODEが１の時は分
周回路DIVの作用によってD0〜D7サイクル、付加サイク
ルはそれぞれ800μｓ、一方モードレジスタMODEが０の
時はそれぞれ400μｓとなる。１回のキー入力処理に必
要な時間は80μｓであるとすれば、モードレジスタMODE
が１の時の付加サイクルにおいてキースキャンデータを
特定メモリFMに書き込みキースキャン信号として出力
し、キー入力値を読み取りストアする一連のキー入力処
理を10回（×80μｓ＝800μｓ）も行うことができるの
で、４×８のキーマトリックスＭの全てのキー入力検知
を１回の表示サイクル以内で完了できる。すなわち、80
0μｓの９倍の7.2msで可能である。又、モードレジスタ
MODEが０の時は、１回の付加サイクルにおいて、４回の
キー入力処理を行うことができるので８×４のキーマト
リックスＭの全てのキー入力検知を２回の表示サイクル
で完了できる。つまり400μｓの９倍の２倍の7.2msで可
能である。いずれの場合も、従来より８倍も速くキー入
力処理が可能である。
第６図（ａ）はモードレジスタが０、第６図（ｂ）は
モードレジスタが１の場合の本実施例の表示制御回路を
利用したキー入力処理のタイムチャートであり、第７図
はモードレジスタが０で４×８のキーマトリックスのキ
ー入力処理を行った場合の最初の付加サイクルのタイム
チャートを示したものである。第７図においては000000
01,00000010,00000100,00001000の４つのキースキャン
データを出力しており、次の付加サイクルでは、残りの
00010000,00100000,01000000,10000000の４つのキース
キャンデータを出力する。
モードレジスタが１の場合の本実施例の表示制御回路を
利用したキー入力処理のタイムチャートであり、第７図
はモードレジスタが０で４×８のキーマトリックスのキ
ー入力処理を行った場合の最初の付加サイクルのタイム
チャートを示したものである。第７図においては000000
01,00000010,00000100,00001000の４つのキースキャン
データを出力しており、次の付加サイクルでは、残りの
00010000,00100000,01000000,10000000の４つのキース
キャンデータを出力する。
次に、第８図に示すように付加サイクルが800μｓあ
る場合において、キーの数が少ない場合、ここでは４×
４のマトリックス構成のように16個のキーを検出すれば
よいときは、キースキャンに要する時間は80μｓの４倍
の320μｓあればよく、キースキャンを行った後の480μ
ｓは全く無駄になっていた。
る場合において、キーの数が少ない場合、ここでは４×
４のマトリックス構成のように16個のキーを検出すれば
よいときは、キースキャンに要する時間は80μｓの４倍
の320μｓあればよく、キースキャンを行った後の480μ
ｓは全く無駄になっていた。
本発明はこの無駄な時間を省くことも目的としてお
り、D0〜D7サイクルと付加サイクルとをモードレジスタ
指定によって両方とも400μｓに変更すれば、キースキ
ャン後の無駄な時間はわずか80μｓとなり無駄なくキー
スキャンができると共に時分割表示における表示デュー
ティが向上する。
り、D0〜D7サイクルと付加サイクルとをモードレジスタ
指定によって両方とも400μｓに変更すれば、キースキ
ャン後の無駄な時間はわずか80μｓとなり無駄なくキー
スキャンができると共に時分割表示における表示デュー
ティが向上する。
本実施例においては、D0〜D7サイクルと付加サイクル
との両方とも長さを切り換えたが、D0〜D7サイクルは40
0μｓに固定しておき、付加サイクルだけをモードレジ
スタMODEの指定で400μｓ又は800μｓに切り換えれるよ
うにもできる。これはデコード信号DENDをさらに１クロ
ック分遅延させるＤラッチ回路Ｌを追加することにより
容易に実現できる。４×８のキーマトリックスＭであれ
ば、付加サイクルの長さを800μｓに指定すれば、１回
の付加サイクルにおいて８回のキー入力処理ができるの
で全てのキー入力検知を１回の表示サイクルで完了でき
る。また４×４のキーマトリックスＭであれば、付加サ
イクルの長さを400μｓに指定すれば１回の付加サイク
ルにおいて４回のキー入力処理が完了する。
との両方とも長さを切り換えたが、D0〜D7サイクルは40
0μｓに固定しておき、付加サイクルだけをモードレジ
スタMODEの指定で400μｓ又は800μｓに切り換えれるよ
うにもできる。これはデコード信号DENDをさらに１クロ
ック分遅延させるＤラッチ回路Ｌを追加することにより
容易に実現できる。４×８のキーマトリックスＭであれ
ば、付加サイクルの長さを800μｓに指定すれば、１回
の付加サイクルにおいて８回のキー入力処理ができるの
で全てのキー入力検知を１回の表示サイクルで完了でき
る。また４×４のキーマトリックスＭであれば、付加サ
イクルの長さを400μｓに指定すれば１回の付加サイク
ルにおいて４回のキー入力処理が完了する。
第９図（ａ）は付加サイクル400μｓの４×４のキー
マトリックスＭにおけるキー入力処理のタイムチャー
ト、第９図（ｂ）は付加サイクル800μｓの４×８のキ
ーマトリックスＭにおけるキー入力処理のタイムチャー
トである。
マトリックスＭにおけるキー入力処理のタイムチャー
ト、第９図（ｂ）は付加サイクル800μｓの４×８のキ
ーマトリックスＭにおけるキー入力処理のタイムチャー
トである。
以上説明したように本発明の表示制御回路は最終表示
サイクルを検出し、キースキャンに必要な時間に応じた
長さを持った付加サイクルを発生する制御手段と、付加
サイクルに同期して割り込み信号を発生する手段と、前
記付加サイクルにおいて、所定のメモリにデータを書く
のと同時にそのデータをセグメント端子に出力する出力
手段とを具備することによって、従来より８倍も速くか
つキースキャンに要する時間に無駄なくキースキャンが
できる。
サイクルを検出し、キースキャンに必要な時間に応じた
長さを持った付加サイクルを発生する制御手段と、付加
サイクルに同期して割り込み信号を発生する手段と、前
記付加サイクルにおいて、所定のメモリにデータを書く
のと同時にそのデータをセグメント端子に出力する出力
手段とを具備することによって、従来より８倍も速くか
つキースキャンに要する時間に無駄なくキースキャンが
できる。
第１図は本発明の表示制御回路のディジット信号発生回
路のブロック図、第２図は表示メモリのブロック図、第
３図及び第４図は本発明の表示制御回路の動作を示すタ
イムチャート、第５図は本発明の表示制御回路によるキ
ー入力処理を示すブロック図、第６図（ａ）（ｂ）は、
本発明の表示制御回路によるキー入力処理のタイムチャ
ート、第７図第８図は付加サイクルにおけるキー入力処
理のタイムチャート、第９図（ａ）（ｂ）は付加サイク
ルの長さを２通りに設定した時のキー入力処理のタイム
チャート、第10図は従来の表示制御回路の動作を示すタ
イムチャートである。 CL……クロック、CNT……ディジットカウンタ、DC……
カウント信号、DC0〜DC3……カウント信号、DEC……デ
コード回路、DEND……デコード信号、Ｌ……ラッチ回
路、SYN……表示同期信号、SEL……セレクタ、BUS……
内部バス、DA……表示メモリアドレス、DM……表示メモ
リ、Ｓ……セグメント信号、S0〜S7……セグメント端
子、Ｄ……ディジット信号、D0〜D7……ディジット端
子、MC……マイクロコンピュータ、DISP……表示制御回
路、Ｒ……キーリタン信号、R0〜R3…キーリタン入力、
Ｍ……キーマトリックス、SL……セグメントラッチ、FM
……特定メモリ、FD……特定メモリのデータ、Ｆ……表
示素子、Ｉ……割り込み制御回路、DD……ディジットデ
コーダ、SD……セグメントラッチデータ、WR……特定メ
モリデータWRITE命令、KR……キー入力データREAD命
令、DS……キー入力データSTORE命令、BCL……ベースク
ロック、DIV……分周回路、MODE……モードレジスタ、C
SEL……クロックセレクタ。
路のブロック図、第２図は表示メモリのブロック図、第
３図及び第４図は本発明の表示制御回路の動作を示すタ
イムチャート、第５図は本発明の表示制御回路によるキ
ー入力処理を示すブロック図、第６図（ａ）（ｂ）は、
本発明の表示制御回路によるキー入力処理のタイムチャ
ート、第７図第８図は付加サイクルにおけるキー入力処
理のタイムチャート、第９図（ａ）（ｂ）は付加サイク
ルの長さを２通りに設定した時のキー入力処理のタイム
チャート、第10図は従来の表示制御回路の動作を示すタ
イムチャートである。 CL……クロック、CNT……ディジットカウンタ、DC……
カウント信号、DC0〜DC3……カウント信号、DEC……デ
コード回路、DEND……デコード信号、Ｌ……ラッチ回
路、SYN……表示同期信号、SEL……セレクタ、BUS……
内部バス、DA……表示メモリアドレス、DM……表示メモ
リ、Ｓ……セグメント信号、S0〜S7……セグメント端
子、Ｄ……ディジット信号、D0〜D7……ディジット端
子、MC……マイクロコンピュータ、DISP……表示制御回
路、Ｒ……キーリタン信号、R0〜R3…キーリタン入力、
Ｍ……キーマトリックス、SL……セグメントラッチ、FM
……特定メモリ、FD……特定メモリのデータ、Ｆ……表
示素子、Ｉ……割り込み制御回路、DD……ディジットデ
コーダ、SD……セグメントラッチデータ、WR……特定メ
モリデータWRITE命令、KR……キー入力データREAD命
令、DS……キー入力データSTORE命令、BCL……ベースク
ロック、DIV……分周回路、MODE……モードレジスタ、C
SEL……クロックセレクタ。
Claims (1)
- 【請求項１】セグメント信号及びディジット信号にもと
づき時分割にダイナミック表示を行う複数のセグメント
表示素子を制御する表示制御回路であって、表示すべき
セグメント表示素子に対応するディジット信号を発生す
る表示サイクルとキーマトリクスに対しキースキャンデ
ータを発生する付加サイクルとを時分割的に繰り返す表
示制御回路において、各桁に対応するセグメント信号を
格納する表示メモリと、前記キーマトリクスに供給すべ
きキースキャンデータを一時格納する特定メモリと、前
記表示メモリ及び前記特定メモリの内容が選択的に出力
されるセグメント端子とを設け、前記表示サイクルにお
いては、前記ディジット信号に同期して前記表示メモリ
に格納されたセグメント信号を表示すべき桁に対応して
順々に読み出して前記セグメント端子から前記セグメン
ト表示素子に供給し、前記付加サイクルにおいては、割
り込み処理により前記特定メモリからキースキャンデー
タを読み出して前記セグメント端子から前記キーマトリ
クスに供給し、前記キーマトリクスからのキーリターン
信号を読み取り格納して、前記特定メモリに新たなキー
スキャンデータを書き込む一連の処理を複数回実行する
ことを特徴とする表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067839A JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067839A JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62223790A JPS62223790A (ja) | 1987-10-01 |
| JP2602208B2 true JP2602208B2 (ja) | 1997-04-23 |
Family
ID=13356518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067839A Expired - Lifetime JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602208B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615342A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 表示コントロ−ラ内蔵マイクロコンピユ−タ |
-
1986
- 1986-03-25 JP JP61067839A patent/JP2602208B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62223790A (ja) | 1987-10-01 |
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