JPS62223790A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンビエータが内蔵する表示制御回路
に関し、特に表示制御回路の出力信号を用いてキー人力
処理が高速かつ効率よく行なえる表示制御回路に関する
。

〔従来の技術〕

この種の表示制御回路を内蔵したマイクロコンビエータ
において、オペレータが入力したキーの情報や、キー人
力されたデータを演算処理した結果を表示するのが主な
応用であるので、キー人力処理と演算処理と表示処理と
は必要不可欠な処理となっている。

このような応用においては、表示制御回路は、マイクロ
コンビエータが表示メモリに書き込んだ表示データをマ
イクロコンビエータの命令実行とは無関係に順次読み出
しセグメント信号とディジット信号とを生成して、自動
的に時分割表示を行い、所定のメモリに記憶したキース
キャンデータを所定のタイミングでセグメント端子に出
力し、同時に割り込みを発生してキースキャン信号を出
力していることをマイクロコンピュータに知らせること
でセグメント端子を利用してキー人力処理を行うことが
できる。

第５図はキー人力処理を表示出力であるセグメント端子
を利用して行う場合のブロック図で、第８図はその基本
タイムチャートである。ここでは表示の容量として８セ
グメント８指必要でキーマトリックスは８×４すなわち
３２個のキーが配電さｎているものとする。

第５図、第８図において、ＭＣはマイクロコンピュータ
、ＤＩＳＰは表示制御回路、Ｓはセグメント信号、Ｄは
ディジット信号、ＳＯ〜Ｓ７はセグメント端子、ＤＱ、
Ｄ７はディジット端子、Ｆは表示素子、Ｍはキーマトリ
ックス、ＲＯ〜Ｒ３はキーリタン端子、Ｒはキーリタン
信号、工は割り込み制御回路、ＳＹＮは表示量Ｊ（１４
倍号を示す。

第５図に示すように、セグメント端子ＳＯ〜Ｓ７を表示
素子Ｆ及びキーマトリックスＭに接続し、所定のメモリ
エリアにキースキャンデータをストアしておき、表示制
御回路ＤＩＳＰの発生する表示同期信号ＳＹＮのＪ！Ｉ
ＤＭみによって、セグメント端子５ｏ−８７より、キー
スキャン信号を出力していることをマイクロコンピュー
タＭｅに知らせれば、割り込み処理でキーシリンダ信号
Ｒをキーリタン端子ＲＯ〜Ｒ３から入力することによっ
て、キー人力処理ができる。

〔発明が解決しようとする問題点〕

しかし、上述した従来の表示制御回路においては、表示
制御回路のセグメント出力はディジット出力に同期して
変化するラッチ回路を有するためマイクロコンピュータ
が表示メモリの書き換えを行っても、セグメント端子か
ら出力しているデータは、その直後に変化しない構成と
なっていたので、１回の表示サイクルには、１種類のキ
ースキャンデータしか出力できないため、全てのキー情
報を得るまでには、多くの時間がかかるという欠点を有
していた。

たとえば、ＤＯ〜Ｄ７サイクルすなわちディジット端子
Ｄｎがアクティブな８つのサイクル及び付加サイクルは
各々８００μＢであるから表示の１サイクルは８００μ
ｓの９倍となり、キーマトリックス上の全てのキー人力
を検出するのＫはキースキャンデータを０００００００
１，００００００１０，０１００００００．１００００
０００　と８表示サイクルに渡って変更する必要がある
ので、全てのキーの入力検知を行うのに８００μｓの７
２倍の５７．（５ｍｓもの時間が必要とな抄、通常のキ
ー取り込み時間３９ｍａを大幅に越えてしまうためキー
人力が大きく遅几るという欠点があった。

〔問題点を解決するための手段〕

本発明の表示制御回路は、時分割表示の１表示サイクル
に渡ってセグメント信号とディジット信号とを所定のタ
イミングで出力したことを検出し、かつ所定のメモリの
記憶データをセグメント端子から出力する付刃ロツ“、
イクルを指定の長さで発生する付加サイクルｆｆｙｌｒ
　１４手段と、前記付加サイクルに同期して割り込み信
号を発生する表示同期割り込み信号発生手段と、前記付
加サイクルにおいては、前記所定のメモリにデータを薔
くと同時に、そのデータを前記セグメント端子に出力す
る出力手段とを有している。

〔実施列〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の表示制御回路の主要部分で
あるディジット信号発生回路のブロック図、第２図は表
示メモリのブロック図、第３図及び第４図は前記ディジ
ット信号発生手段の動作を示すタイムチャート、第５図
は本実施例の表示制御回路を利用したキー人力処理を示
すブロック図、第６図（ａ）　、　（ｂ）は前記キー人
力処理の全体のタイムチャート第７図、第８図は付加サ
イクルにおけるキー人力処理のタイムチャート、第９図
（ａ）は４×４のキーマトリックスにおけるキー人力処
理のタイムチャート、第９図（ｂ）は４×８のキーマト
リックスにおいて、付加サイクルをＤｎサイクルの倍の
長さを持った場合のキー人力処理のタイムチャートであ
る。

なお、本発明の表示制御回路を利用したキー人力処理は
第５図に示す従来の表示制御回路を利用したキー人力処
理のブロック図と同一の構成接続で実現できると共に本
発明の表示制御回路におけるディジット信号発生回路は
従来のディジット信号発生回路と同様の回路で構成でき
る。

第１図から第９図（ｂ）においてＣＬは表示制御回路の
動作のためのクロック、ＣＮＴはディジットカウンタ、
ＤＣ及びＤＣＱ〜ＤＣ２はカウント信号、ＤＤはディジ
ットデコーダ、ＤＥＣはデコード回路、ＤＥＮＤはデコ
ード信号、Ｌはラッチ回路、ＳＥＬはセレクタ、ＤＡは
表示メモリアドレス、ＤＭは表示メモＩＪ、ＦＭは特定
メモリ、ＦＤは特定メモリのデータ、ＳＬはセグメント
ラッチ、ＬＣＬはラッチクロック、ＢＵＳは内部バス、
ＢＣＬはベースクロック、ＤＩＶは分周回路、ＭＯＤＥ
はモードレジスタ、Ｃ３ＥＬ　　はクロックセレクタを
示す。

ベースクロックＢＣＬは表示制御回路の動作のためのク
ロックのベースとなるクロックである。

モードレジスタＭＯＤＥは１ビツト構成のレジスタでそ
の値は、マイクロコンピュータＭＣの所定の−命令の実
行により設定できる。クロックセレクタＣ３ＥＬはモー
ドレジスタＭＯＤＥがＯの時はベースクロックＢＣＬを
、モードレジスタＭＯＤＥが１の時はベースクロックＢ
ＣＬを、分周回路ＤＩＶで分周したクロックを選択し、
クロックＣＬとして出力する。

本実施例においては分周回路ＤＩＶは２分周回路である
。

ディジットカウンタＣＮＴはクロックＣＬをカウント入
力として２進アツプカウントを行う３ビツト構成のパイ
ナリカクンタでカウント信号ＤＣ（ビット対応ごとにＤ
ＣＯ、ＤＣＩ　、ＤＣ２）を出力する。ディジットデコ
ードＤＤは、カウント信号ＤＣを入力として、桁信号の
デコードを行い、ディジット端子ＤＯ〜Ｄ７にディジッ
ト信号りを出力するデコード回路である。

第１図において、桁間の誤発光を防止するだめのカット
信号については説明を省略する。デコード回路ＤＥＣは
、時分割表示サイクルの中の最終桁を表示していること
を検出する検出回路で、本実施例ではセグメント端子Ｄ
７すなわち８桁目が最終桁であるため、カウント信号Ｄ
Ｃｏ　とＤＣｌとＤＣ２が全て１であることを検出すれ
ばよいので、３人力のアンドゲート回路で構成されてお
抄、８桁目を表示している時は、デコード信号ＤＥＮＤ
に論理値１を出力し、その他の桁を表示している時は０
を出力する。従って、８桁目の表示を行っ死後、クロッ
クＣＬの１周期分の時間だけ表示同期信号ＳＹＮは論理
値１を出力し、その他の時はＯとなる。表示同期信号Ｓ
ＹＮは、ディジットカウンタＣＮＴのクリア入力にも入
力され、表示同期信号ＳＹＮが１の時に、ディジットカ
ウンタＣＮＴはＯに初期化され、次の表示サイクルの用
意をする。また表示制御信号ＳＹＮは、ディジットデコ
ーダＤＤの禁止入力にも入力され、表示制御信号ＳＹＮ
が１の時は誤った表示を行わないために、ディジットデ
コーダＤＤはディジット端子ＤＱ〜Ｄ７に非アクテイブ
レベル（本実施例ではロウレベル）を出力する。さらに
、表示同期信号９Ｒはマイクロコンピュータ内部の配線
によって、マイクロコンピュータＭＣに内蔵さｎている
割り込み制御回路工に入力される。表示メモＩＪＤＭは
８アドレス×８ビツト構成のメモリ回路で、マイクロコ
ンピュータＭＣは内部バスＢＵＳを介して表示メモリＤ
Ｍの記憶データの内容を書きかえる。

表示メモリＤＭは表示メモリアドレスＤＡのアドレス指
定に従ってセグメントラッチ５ＬＩＣメモリの記憶デー
タを出力する。セグメントラッチＳＬは表示メモリＤＭ
の読み出しデータをデータ入力とし、クロックＣＬをラ
ッチクロックとし、セグメントラッチデータＳＤを出力
する。

本実施例においては、通常はカウント信号ＤＣでメモリ
アドレスを指定するので、ディジット端子Ｄｎがアクテ
ィブな時つまりＤｎサイクルにおいてはメモリアドレス
ｎ番地の記憶データがセグメントラッチＳＬにラッチさ
几る（ただしｎ　＝　Ｑ〜７）。セレクタＳＥＬはセグ
メントラッチＳＬ。

のデータＳＤと特定メモｌｊＦＭのデータＦＤとを入力
とし、表示同期信号ＳＹＮがＯの時はセグメントラッチ
のデータＳＤを選択し、表示同期信号ＳＹＮが１の時は
特定メモＩＪ　Ｆ　ＭのデータＦＤを選択し、セグメン
ト信号Ｓとして出力する選択回路である。

第３図及び第４図は本発明の表示制御回路の動作を示す
タイムチャートである。本発明の表示制御回路は、ＤＯ
プサイルからＤ７サイクルまでは従来の表示制御回路と
同様の動作をし時分割で８桁の表示を行うが最終のＤ７
サイクルにおいてはデコード回路ＤＥＣで最終桁である
ことを検出するため、その後クロックＣＬの１周期分の
期間だけ表示同期信号ＳＹＮは１となるので、付加サイ
クルにおいては、特定メモＩＪＦＭの記憶データ、つま
り０８′ｆＩｒ地の記憶データがセレクタＳＥＬ、で選
択され、セグメントラッチＳＬを通らすにセグメント端
子Ｓに直接出力できる。

第５図のように表示素子ＦとキーマトリックスＭとを従
来の表示制御回路を利用したキー人力処理のブロック図
と同一の構成、同一接続とし、マイクロコンピュータは
、表示制御回路ＤＩＳＰの発生する表示同期信号ＳＹＮ
の割り込みによって、０８番地のデータがセグメント端
子５ｏ−８７に出力されていることを知ることができる
ため、割り込み処理でキーリタン信号Ｒをキーリタン端
子ＲＱ〜Ｒ３から入力することによってキー人力処理が
できる。

第７図においてＷＲは特定メモリデータ■ＩＴＥ命令、
ＫＲはキー人力データＲＥＡＤ命令、ＤＳはキー人力デ
ータ５ＴＯＲＥ命令を示す。本実施例では、ベースクロ
ックＢＣＬの同期は５９Ｍ５であるのでモードレジスタ
ＭＯＤＥが１の時は分周回路ＤＩＶの作用によりてＤＯ
〜Ｄ７サイクル、付加サイクルはそれぞれ８００μｓ、
一方モードレジスタＭＯＤＥが０の時はそ几ぞれ４００
μＳとなる。１回のキー人力処理に必要な時間は８０μ
ｓであるので、モードレジスタＭＯＤＥが１の時の付加
サイクルにおいてデータを特定メモリＦＭに書き込みキ
ースキャン信号として出力し、キー人力値を読み取りス
トアする一連のキー人力処理を１０回（×８０μ８＝８
００μｓ）も行うことができるので、４×８のキーマト
リックスＭの全てのキー人力検知を１回の表示サイクル
以内で完了できる。すなわち、８００μｓの９倍の７．
２ｍｓで可能である。又、モードレジスタＭＯＤＥが０
の時は、１回の付加サイクルにおいて、４回のキー人力
処理を行うことができるので８×４のキーマトリックス
Ｍの全てのキー人力検知を２回の表示サイクルで完了で
きる。つまり４００μｓの９倍の２倍の７．２　ｍ　ｓ
で可能である。いずれの場合も、従来より８倍も速くキ
ー人力処理が可能である。

第６図（ａ）はモードレジスタが０、第６図（′ｂ）は
モードレジスタが１の場合の本実施例の表示制御回路を
利用したキー人力処理のタイムチャートであり、第７図
はモードレジスタが１で４×８のキーマトリックスのキ
ー人力処理を行った場合の最初の付加サイクルのタイム
チャートを示したものである。第７図においては０００
００００１，００００００１０．０００００１００．０
０００１０００の４つのキースキャンデータを出力して
お抄、次の付加サイクルでは、残りの０００１００００
，００１０００００，０１００００００．１０００００
００　の４つのキースキャンデータを出力する。

次にキーの数が少なく　％　４　Ｘ　４のマトリックス
構成で、１６個のキーだけを検知すればよい場合は、キ
ースキャンに要する時間は８０μｓの４倍の３２０μＳ
であるのに対し、キースキャンを行える付加サイクルは
その倍以上の８００μｓもあり、キースキャンを行った
あとの４８０μＳは全く無駄になりていた。第８図は以
上のキー人力処理を示すタイムチャートである。

本発明はこの無、駄な時間を省くことも目的としており
、ＤＱ、Ｄ７サイクルと付加サイクルとをモードレジス
タ指定によって両方とも４００μＳに変更す几ば、キー
スキャン後の無駄な時間はわずか８０μ８となり無１駄
なく午−スキャンができると共に時分割表示における表
示デエーティが向上する。

本実施例においては、Ｄｏ−Ｄ７サイクルと付加す・イ
クルとの両方とも長さを切抄慄えたが、ＤＯ〜Ｄ７サイ
クルは４００μＳに固定しておき、付加サイクルだけを
モードレジスタＭＯＤＥの指定で４００μｓ又は８００
μｓに切り換えれるようにもできる。

こｎはデコード信号ＤＥＮＤをさらに１クロック分遅延
させるＤラッチ回路を追加することにより容易に実現で
きる。４×８のキーマトリックスＭであれば、付加サイ
クルの長さを８００μｓに指定すれば、１回の付加サイ
クルにおいて８回のキー人力処理ができるので全てのキ
ー人力検知を１回の表示サイクルで完了できる。また４
×４のキーマトリックスＭであれば、付加サイクルの長
さを４００μｓに指定すｎば１回の付加サイクルにおい
て４回のキー人力処理が完了する。

第９図（ａ）は４Ｘ４のキーマトリックスＭにおけるキ
ー人力処理のタイムチャート、ｊｌｃ９図（ｂ）は４×
８のキーマトリックスＭにおけるキー人力処理のタイム
チャートである。

〔発明の効果〕

以上説明したように本発明の表示制御回路は最終表示す
−イクルを検出し、キースキャンに必要な時間に応じた
長さを持った付加サイクルを発生する制御手段と、付加
サイクルに同期しに割り込み信号を発生する手段と、前
記付加サイクルにおいて、所定のメモ’ＪＫデータを書
くのと同時にそのデータをセグメント端子に出力する出
力手段とを具備することによって、従来より８倍も凛く
かつキースキャンに要する時間に無１伏なくキースキャ
　・ンができる。

【図面の簡単な説明】

第１図は本発明の表示制御回路のブイジフト信号発生回
路のブロック四、第２図は表示メモリのブロック図、第
３図及び第４図は本発明の表示制御回路の動作を示すタ
イムチャート、第５図は本発明の表示制御回路によるキ
ー人力処理を示すブロック図、第６図（ａ）（ｂ）は、
本発明の表示制御回路によるキー人力６理のタイムチャ
ート、第７図第８図は付加サイクルにおけるキー人力処
理のタイムチャート、第９図（＆）（ｂ）は付加サイク
ルの長さを２通りに設定した時のキー人力処理のタイム
チデート、第１０図は従来の表示制御回路の動作を示す
タイムチャートである。 ＣＬ・・・・・・クロック、ＣＮＴ・・・・・・ゲイジ
ットカウンタ、ＤＣ・・・・・・カウント信Ｑ、ＤＣＱ
、ＤＣ３−−−−−−カウント信号、ＤＥＣ・・・・・
・デコード回路、ＤＥＮＤ・・・・・・デコード信号、
Ｌ・・・・・・ラッチ回路、ＳＹＮ・・・・・・表示同
期信号、ＳＥＬ・・・・・・セレクタ、ＢＵＳ・・・・
・・内部バス、ＤＡ・・・・・・辰示メモリアドレス、
ＤＭ・・・・・・表示メモリ、Ｓ・・・・・・セグメン
ト信号、ｓｏ〜Ｓ７・・・・・・セグメント端子、Ｄ・
・・・・・ディジット信号、Ｄ。 〜Ｄ７・・・・・・ディジット端子、ＭＣ・・・・・・
マイクロコンビエータ、ＤＩＳＰ・・・・・・表示制御
回路、Ｒ・・・・・・キーリタン信号、ＲＱ〜Ｒ３・・
・・・・キーリタン入力、Ｍ・・・・・・キーマトリッ
クス、ＳＬ・・・・・・セグメントラッチ、ＦＭ・・・
・・・特定メモリ、ＦＤ・・・・・・特定メモリのデー
タ、Ｆ・・・・・・表示素子、■・・・・・・割り込み
制御回路、ＤＤ・・・・・・ディジットデコーダ、ＳＤ
・・・・・・セグメントラッチデータ、ＷＲ・・・・・
・特定メモリデータＷＲＩＴＥ命令、ＫＲ・・・・・・
キー人カデータＲＥＡＤ命令、ＤＳ・・・・・・キー人
力データ５ＴＯＲＥ命令、１３ＣＬ・・・・・・ベース
クロック、ＤＩＶ・・・・−・分周回路、ＭＯＬ）Ｅ・
・・・・・モードレジスタ、Ｃ３ＥＬ・・・・・・クロ
ックセレクタ。 一一−゛・、

Claims (1)

【特許請求の範囲】
1. セグメント端子とディジット端子とを有し、メモリから
   検出された表示データをセグメント端子から出力し、時
   分割で多桁のダイナミック表示を行う表示制御回路にお
   いて、時分割表示の１表示サイクルに渡ってセグメント
   信号とディジット信号とを所定のタイミングに従って出
   力し終えたことを検出し、かつ所定のメモリの記憶デー
   タを、セグメント端子から出力する付加サイクルを指定
   の長さで発生する付加サイクル制御手段と、前記付加サ
   イクルに同期して割り込み信号を発生する表示同期割り
   込み信号発生手段と、前記付加サイクルにおいては、前
   記所定のメモリにデータを書くのと同時に、そのデータ
   を前記セグメント端子に出力する出力手段とを備えてい
   ることを特徴とする表示制御回路。