JPS62223790A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPS62223790A JPS62223790A JP6783986A JP6783986A JPS62223790A JP S62223790 A JPS62223790 A JP S62223790A JP 6783986 A JP6783986 A JP 6783986A JP 6783986 A JP6783986 A JP 6783986A JP S62223790 A JPS62223790 A JP S62223790A
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- control circuit
- cycle
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 208000003580 polydactyly Diseases 0.000 claims 1
- 239000011159 matrix material Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンビエータが内蔵する表示制御回路
に関し、特に表示制御回路の出力信号を用いてキー人力
処理が高速かつ効率よく行なえる表示制御回路に関する
。
に関し、特に表示制御回路の出力信号を用いてキー人力
処理が高速かつ効率よく行なえる表示制御回路に関する
。
この種の表示制御回路を内蔵したマイクロコンビエータ
において、オペレータが入力したキーの情報や、キー人
力されたデータを演算処理した結果を表示するのが主な
応用であるので、キー人力処理と演算処理と表示処理と
は必要不可欠な処理となっている。
において、オペレータが入力したキーの情報や、キー人
力されたデータを演算処理した結果を表示するのが主な
応用であるので、キー人力処理と演算処理と表示処理と
は必要不可欠な処理となっている。
このような応用においては、表示制御回路は、マイクロ
コンビエータが表示メモリに書き込んだ表示データをマ
イクロコンビエータの命令実行とは無関係に順次読み出
しセグメント信号とディジット信号とを生成して、自動
的に時分割表示を行い、所定のメモリに記憶したキース
キャンデータを所定のタイミングでセグメント端子に出
力し、同時に割り込みを発生してキースキャン信号を出
力していることをマイクロコンピュータに知らせること
でセグメント端子を利用してキー人力処理を行うことが
できる。
コンビエータが表示メモリに書き込んだ表示データをマ
イクロコンビエータの命令実行とは無関係に順次読み出
しセグメント信号とディジット信号とを生成して、自動
的に時分割表示を行い、所定のメモリに記憶したキース
キャンデータを所定のタイミングでセグメント端子に出
力し、同時に割り込みを発生してキースキャン信号を出
力していることをマイクロコンピュータに知らせること
でセグメント端子を利用してキー人力処理を行うことが
できる。
第5図はキー人力処理を表示出力であるセグメント端子
を利用して行う場合のブロック図で、第8図はその基本
タイムチャートである。ここでは表示の容量として8セ
グメント8指必要でキーマトリックスは8×4すなわち
32個のキーが配電さnているものとする。
を利用して行う場合のブロック図で、第8図はその基本
タイムチャートである。ここでは表示の容量として8セ
グメント8指必要でキーマトリックスは8×4すなわち
32個のキーが配電さnているものとする。
第5図、第8図において、MCはマイクロコンピュータ
、DISPは表示制御回路、Sはセグメント信号、Dは
ディジット信号、SO〜S7はセグメント端子、DQ、
D7はディジット端子、Fは表示素子、Mはキーマトリ
ックス、RO〜R3はキーリタン端子、Rはキーリタン
信号、工は割り込み制御回路、SYNは表示量J(14
倍号を示す。
、DISPは表示制御回路、Sはセグメント信号、Dは
ディジット信号、SO〜S7はセグメント端子、DQ、
D7はディジット端子、Fは表示素子、Mはキーマトリ
ックス、RO〜R3はキーリタン端子、Rはキーリタン
信号、工は割り込み制御回路、SYNは表示量J(14
倍号を示す。
第5図に示すように、セグメント端子SO〜S7を表示
素子F及びキーマトリックスMに接続し、所定のメモリ
エリアにキースキャンデータをストアしておき、表示制
御回路DISPの発生する表示同期信号SYNのJ!I
DMみによって、セグメント端子5o−87より、キー
スキャン信号を出力していることをマイクロコンピュー
タMeに知らせれば、割り込み処理でキーシリンダ信号
Rをキーリタン端子RO〜R3から入力することによっ
て、キー人力処理ができる。
素子F及びキーマトリックスMに接続し、所定のメモリ
エリアにキースキャンデータをストアしておき、表示制
御回路DISPの発生する表示同期信号SYNのJ!I
DMみによって、セグメント端子5o−87より、キー
スキャン信号を出力していることをマイクロコンピュー
タMeに知らせれば、割り込み処理でキーシリンダ信号
Rをキーリタン端子RO〜R3から入力することによっ
て、キー人力処理ができる。
しかし、上述した従来の表示制御回路においては、表示
制御回路のセグメント出力はディジット出力に同期して
変化するラッチ回路を有するためマイクロコンピュータ
が表示メモリの書き換えを行っても、セグメント端子か
ら出力しているデータは、その直後に変化しない構成と
なっていたので、1回の表示サイクルには、1種類のキ
ースキャンデータしか出力できないため、全てのキー情
報を得るまでには、多くの時間がかかるという欠点を有
していた。
制御回路のセグメント出力はディジット出力に同期して
変化するラッチ回路を有するためマイクロコンピュータ
が表示メモリの書き換えを行っても、セグメント端子か
ら出力しているデータは、その直後に変化しない構成と
なっていたので、1回の表示サイクルには、1種類のキ
ースキャンデータしか出力できないため、全てのキー情
報を得るまでには、多くの時間がかかるという欠点を有
していた。
たとえば、DO〜D7サイクルすなわちディジット端子
Dnがアクティブな8つのサイクル及び付加サイクルは
各々800μBであるから表示の1サイクルは800μ
sの9倍となり、キーマトリックス上の全てのキー人力
を検出するのKはキースキャンデータを0000000
1,00000010,01000000.10000
000 と8表示サイクルに渡って変更する必要がある
ので、全てのキーの入力検知を行うのに800μsの7
2倍の57.(5msもの時間が必要とな抄、通常のキ
ー取り込み時間39maを大幅に越えてしまうためキー
人力が大きく遅几るという欠点があった。
Dnがアクティブな8つのサイクル及び付加サイクルは
各々800μBであるから表示の1サイクルは800μ
sの9倍となり、キーマトリックス上の全てのキー人力
を検出するのKはキースキャンデータを0000000
1,00000010,01000000.10000
000 と8表示サイクルに渡って変更する必要がある
ので、全てのキーの入力検知を行うのに800μsの7
2倍の57.(5msもの時間が必要とな抄、通常のキ
ー取り込み時間39maを大幅に越えてしまうためキー
人力が大きく遅几るという欠点があった。
本発明の表示制御回路は、時分割表示の1表示サイクル
に渡ってセグメント信号とディジット信号とを所定のタ
イミングで出力したことを検出し、かつ所定のメモリの
記憶データをセグメント端子から出力する付刃ロツ“、
イクルを指定の長さで発生する付加サイクルffylr
14手段と、前記付加サイクルに同期して割り込み信
号を発生する表示同期割り込み信号発生手段と、前記付
加サイクルにおいては、前記所定のメモリにデータを薔
くと同時に、そのデータを前記セグメント端子に出力す
る出力手段とを有している。
に渡ってセグメント信号とディジット信号とを所定のタ
イミングで出力したことを検出し、かつ所定のメモリの
記憶データをセグメント端子から出力する付刃ロツ“、
イクルを指定の長さで発生する付加サイクルffylr
14手段と、前記付加サイクルに同期して割り込み信
号を発生する表示同期割り込み信号発生手段と、前記付
加サイクルにおいては、前記所定のメモリにデータを薔
くと同時に、そのデータを前記セグメント端子に出力す
る出力手段とを有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の表示制御回路の主要部分で
あるディジット信号発生回路のブロック図、第2図は表
示メモリのブロック図、第3図及び第4図は前記ディジ
ット信号発生手段の動作を示すタイムチャート、第5図
は本実施例の表示制御回路を利用したキー人力処理を示
すブロック図、第6図(a) 、 (b)は前記キー人
力処理の全体のタイムチャート第7図、第8図は付加サ
イクルにおけるキー人力処理のタイムチャート、第9図
(a)は4×4のキーマトリックスにおけるキー人力処
理のタイムチャート、第9図(b)は4×8のキーマト
リックスにおいて、付加サイクルをDnサイクルの倍の
長さを持った場合のキー人力処理のタイムチャートであ
る。
あるディジット信号発生回路のブロック図、第2図は表
示メモリのブロック図、第3図及び第4図は前記ディジ
ット信号発生手段の動作を示すタイムチャート、第5図
は本実施例の表示制御回路を利用したキー人力処理を示
すブロック図、第6図(a) 、 (b)は前記キー人
力処理の全体のタイムチャート第7図、第8図は付加サ
イクルにおけるキー人力処理のタイムチャート、第9図
(a)は4×4のキーマトリックスにおけるキー人力処
理のタイムチャート、第9図(b)は4×8のキーマト
リックスにおいて、付加サイクルをDnサイクルの倍の
長さを持った場合のキー人力処理のタイムチャートであ
る。
なお、本発明の表示制御回路を利用したキー人力処理は
第5図に示す従来の表示制御回路を利用したキー人力処
理のブロック図と同一の構成接続で実現できると共に本
発明の表示制御回路におけるディジット信号発生回路は
従来のディジット信号発生回路と同様の回路で構成でき
る。
第5図に示す従来の表示制御回路を利用したキー人力処
理のブロック図と同一の構成接続で実現できると共に本
発明の表示制御回路におけるディジット信号発生回路は
従来のディジット信号発生回路と同様の回路で構成でき
る。
第1図から第9図(b)においてCLは表示制御回路の
動作のためのクロック、CNTはディジットカウンタ、
DC及びDCQ〜DC2はカウント信号、DDはディジ
ットデコーダ、DECはデコード回路、DENDはデコ
ード信号、Lはラッチ回路、SELはセレクタ、DAは
表示メモリアドレス、DMは表示メモIJ、FMは特定
メモリ、FDは特定メモリのデータ、SLはセグメント
ラッチ、LCLはラッチクロック、BUSは内部バス、
BCLはベースクロック、DIVは分周回路、MODE
はモードレジスタ、C3EL はクロックセレクタを
示す。
動作のためのクロック、CNTはディジットカウンタ、
DC及びDCQ〜DC2はカウント信号、DDはディジ
ットデコーダ、DECはデコード回路、DENDはデコ
ード信号、Lはラッチ回路、SELはセレクタ、DAは
表示メモリアドレス、DMは表示メモIJ、FMは特定
メモリ、FDは特定メモリのデータ、SLはセグメント
ラッチ、LCLはラッチクロック、BUSは内部バス、
BCLはベースクロック、DIVは分周回路、MODE
はモードレジスタ、C3EL はクロックセレクタを
示す。
ベースクロックBCLは表示制御回路の動作のためのク
ロックのベースとなるクロックである。
ロックのベースとなるクロックである。
モードレジスタMODEは1ビツト構成のレジスタでそ
の値は、マイクロコンピュータMCの所定の−命令の実
行により設定できる。クロックセレクタC3ELはモー
ドレジスタMODEがOの時はベースクロックBCLを
、モードレジスタMODEが1の時はベースクロックB
CLを、分周回路DIVで分周したクロックを選択し、
クロックCLとして出力する。
の値は、マイクロコンピュータMCの所定の−命令の実
行により設定できる。クロックセレクタC3ELはモー
ドレジスタMODEがOの時はベースクロックBCLを
、モードレジスタMODEが1の時はベースクロックB
CLを、分周回路DIVで分周したクロックを選択し、
クロックCLとして出力する。
本実施例においては分周回路DIVは2分周回路である
。
。
ディジットカウンタCNTはクロックCLをカウント入
力として2進アツプカウントを行う3ビツト構成のパイ
ナリカクンタでカウント信号DC(ビット対応ごとにD
CO、DCI 、DC2)を出力する。ディジットデコ
ードDDは、カウント信号DCを入力として、桁信号の
デコードを行い、ディジット端子DO〜D7にディジッ
ト信号りを出力するデコード回路である。
力として2進アツプカウントを行う3ビツト構成のパイ
ナリカクンタでカウント信号DC(ビット対応ごとにD
CO、DCI 、DC2)を出力する。ディジットデコ
ードDDは、カウント信号DCを入力として、桁信号の
デコードを行い、ディジット端子DO〜D7にディジッ
ト信号りを出力するデコード回路である。
第1図において、桁間の誤発光を防止するだめのカット
信号については説明を省略する。デコード回路DECは
、時分割表示サイクルの中の最終桁を表示していること
を検出する検出回路で、本実施例ではセグメント端子D
7すなわち8桁目が最終桁であるため、カウント信号D
Co とDClとDC2が全て1であることを検出すれ
ばよいので、3人力のアンドゲート回路で構成されてお
抄、8桁目を表示している時は、デコード信号DEND
に論理値1を出力し、その他の桁を表示している時は0
を出力する。従って、8桁目の表示を行っ死後、クロッ
クCLの1周期分の時間だけ表示同期信号SYNは論理
値1を出力し、その他の時はOとなる。表示同期信号S
YNは、ディジットカウンタCNTのクリア入力にも入
力され、表示同期信号SYNが1の時に、ディジットカ
ウンタCNTはOに初期化され、次の表示サイクルの用
意をする。また表示制御信号SYNは、ディジットデコ
ーダDDの禁止入力にも入力され、表示制御信号SYN
が1の時は誤った表示を行わないために、ディジットデ
コーダDDはディジット端子DQ〜D7に非アクテイブ
レベル(本実施例ではロウレベル)を出力する。さらに
、表示同期信号9Rはマイクロコンピュータ内部の配線
によって、マイクロコンピュータMCに内蔵さnている
割り込み制御回路工に入力される。表示メモIJDMは
8アドレス×8ビツト構成のメモリ回路で、マイクロコ
ンピュータMCは内部バスBUSを介して表示メモリD
Mの記憶データの内容を書きかえる。
信号については説明を省略する。デコード回路DECは
、時分割表示サイクルの中の最終桁を表示していること
を検出する検出回路で、本実施例ではセグメント端子D
7すなわち8桁目が最終桁であるため、カウント信号D
Co とDClとDC2が全て1であることを検出すれ
ばよいので、3人力のアンドゲート回路で構成されてお
抄、8桁目を表示している時は、デコード信号DEND
に論理値1を出力し、その他の桁を表示している時は0
を出力する。従って、8桁目の表示を行っ死後、クロッ
クCLの1周期分の時間だけ表示同期信号SYNは論理
値1を出力し、その他の時はOとなる。表示同期信号S
YNは、ディジットカウンタCNTのクリア入力にも入
力され、表示同期信号SYNが1の時に、ディジットカ
ウンタCNTはOに初期化され、次の表示サイクルの用
意をする。また表示制御信号SYNは、ディジットデコ
ーダDDの禁止入力にも入力され、表示制御信号SYN
が1の時は誤った表示を行わないために、ディジットデ
コーダDDはディジット端子DQ〜D7に非アクテイブ
レベル(本実施例ではロウレベル)を出力する。さらに
、表示同期信号9Rはマイクロコンピュータ内部の配線
によって、マイクロコンピュータMCに内蔵さnている
割り込み制御回路工に入力される。表示メモIJDMは
8アドレス×8ビツト構成のメモリ回路で、マイクロコ
ンピュータMCは内部バスBUSを介して表示メモリD
Mの記憶データの内容を書きかえる。
表示メモリDMは表示メモリアドレスDAのアドレス指
定に従ってセグメントラッチ5LICメモリの記憶デー
タを出力する。セグメントラッチSLは表示メモリDM
の読み出しデータをデータ入力とし、クロックCLをラ
ッチクロックとし、セグメントラッチデータSDを出力
する。
定に従ってセグメントラッチ5LICメモリの記憶デー
タを出力する。セグメントラッチSLは表示メモリDM
の読み出しデータをデータ入力とし、クロックCLをラ
ッチクロックとし、セグメントラッチデータSDを出力
する。
本実施例においては、通常はカウント信号DCでメモリ
アドレスを指定するので、ディジット端子Dnがアクテ
ィブな時つまりDnサイクルにおいてはメモリアドレス
n番地の記憶データがセグメントラッチSLにラッチさ
几る(ただしn = Q〜7)。セレクタSELはセグ
メントラッチSL。
アドレスを指定するので、ディジット端子Dnがアクテ
ィブな時つまりDnサイクルにおいてはメモリアドレス
n番地の記憶データがセグメントラッチSLにラッチさ
几る(ただしn = Q〜7)。セレクタSELはセグ
メントラッチSL。
のデータSDと特定メモljFMのデータFDとを入力
とし、表示同期信号SYNがOの時はセグメントラッチ
のデータSDを選択し、表示同期信号SYNが1の時は
特定メモIJ F MのデータFDを選択し、セグメン
ト信号Sとして出力する選択回路である。
とし、表示同期信号SYNがOの時はセグメントラッチ
のデータSDを選択し、表示同期信号SYNが1の時は
特定メモIJ F MのデータFDを選択し、セグメン
ト信号Sとして出力する選択回路である。
第3図及び第4図は本発明の表示制御回路の動作を示す
タイムチャートである。本発明の表示制御回路は、DO
プサイルからD7サイクルまでは従来の表示制御回路と
同様の動作をし時分割で8桁の表示を行うが最終のD7
サイクルにおいてはデコード回路DECで最終桁である
ことを検出するため、その後クロックCLの1周期分の
期間だけ表示同期信号SYNは1となるので、付加サイ
クルにおいては、特定メモIJFMの記憶データ、つま
り08′fIr地の記憶データがセレクタSEL、で選
択され、セグメントラッチSLを通らすにセグメント端
子Sに直接出力できる。
タイムチャートである。本発明の表示制御回路は、DO
プサイルからD7サイクルまでは従来の表示制御回路と
同様の動作をし時分割で8桁の表示を行うが最終のD7
サイクルにおいてはデコード回路DECで最終桁である
ことを検出するため、その後クロックCLの1周期分の
期間だけ表示同期信号SYNは1となるので、付加サイ
クルにおいては、特定メモIJFMの記憶データ、つま
り08′fIr地の記憶データがセレクタSEL、で選
択され、セグメントラッチSLを通らすにセグメント端
子Sに直接出力できる。
第5図のように表示素子FとキーマトリックスMとを従
来の表示制御回路を利用したキー人力処理のブロック図
と同一の構成、同一接続とし、マイクロコンピュータは
、表示制御回路DISPの発生する表示同期信号SYN
の割り込みによって、08番地のデータがセグメント端
子5o−87に出力されていることを知ることができる
ため、割り込み処理でキーリタン信号Rをキーリタン端
子RQ〜R3から入力することによってキー人力処理が
できる。
来の表示制御回路を利用したキー人力処理のブロック図
と同一の構成、同一接続とし、マイクロコンピュータは
、表示制御回路DISPの発生する表示同期信号SYN
の割り込みによって、08番地のデータがセグメント端
子5o−87に出力されていることを知ることができる
ため、割り込み処理でキーリタン信号Rをキーリタン端
子RQ〜R3から入力することによってキー人力処理が
できる。
第7図においてWRは特定メモリデータ■ITE命令、
KRはキー人力データREAD命令、DSはキー人力デ
ータ5TORE命令を示す。本実施例では、ベースクロ
ックBCLの同期は59M5であるのでモードレジスタ
MODEが1の時は分周回路DIVの作用によりてDO
〜D7サイクル、付加サイクルはそれぞれ800μs、
一方モードレジスタMODEが0の時はそ几ぞれ400
μSとなる。1回のキー人力処理に必要な時間は80μ
sであるので、モードレジスタMODEが1の時の付加
サイクルにおいてデータを特定メモリFMに書き込みキ
ースキャン信号として出力し、キー人力値を読み取りス
トアする一連のキー人力処理を10回(×80μ8=8
00μs)も行うことができるので、4×8のキーマト
リックスMの全てのキー人力検知を1回の表示サイクル
以内で完了できる。すなわち、800μsの9倍の7.
2msで可能である。又、モードレジスタMODEが0
の時は、1回の付加サイクルにおいて、4回のキー人力
処理を行うことができるので8×4のキーマトリックス
Mの全てのキー人力検知を2回の表示サイクルで完了で
きる。つまり400μsの9倍の2倍の7.2 m s
で可能である。いずれの場合も、従来より8倍も速くキ
ー人力処理が可能である。
KRはキー人力データREAD命令、DSはキー人力デ
ータ5TORE命令を示す。本実施例では、ベースクロ
ックBCLの同期は59M5であるのでモードレジスタ
MODEが1の時は分周回路DIVの作用によりてDO
〜D7サイクル、付加サイクルはそれぞれ800μs、
一方モードレジスタMODEが0の時はそ几ぞれ400
μSとなる。1回のキー人力処理に必要な時間は80μ
sであるので、モードレジスタMODEが1の時の付加
サイクルにおいてデータを特定メモリFMに書き込みキ
ースキャン信号として出力し、キー人力値を読み取りス
トアする一連のキー人力処理を10回(×80μ8=8
00μs)も行うことができるので、4×8のキーマト
リックスMの全てのキー人力検知を1回の表示サイクル
以内で完了できる。すなわち、800μsの9倍の7.
2msで可能である。又、モードレジスタMODEが0
の時は、1回の付加サイクルにおいて、4回のキー人力
処理を行うことができるので8×4のキーマトリックス
Mの全てのキー人力検知を2回の表示サイクルで完了で
きる。つまり400μsの9倍の2倍の7.2 m s
で可能である。いずれの場合も、従来より8倍も速くキ
ー人力処理が可能である。
第6図(a)はモードレジスタが0、第6図(′b)は
モードレジスタが1の場合の本実施例の表示制御回路を
利用したキー人力処理のタイムチャートであり、第7図
はモードレジスタが1で4×8のキーマトリックスのキ
ー人力処理を行った場合の最初の付加サイクルのタイム
チャートを示したものである。第7図においては000
00001,00000010.00000100.0
0001000の4つのキースキャンデータを出力して
お抄、次の付加サイクルでは、残りの00010000
,00100000,01000000.100000
00 の4つのキースキャンデータを出力する。
モードレジスタが1の場合の本実施例の表示制御回路を
利用したキー人力処理のタイムチャートであり、第7図
はモードレジスタが1で4×8のキーマトリックスのキ
ー人力処理を行った場合の最初の付加サイクルのタイム
チャートを示したものである。第7図においては000
00001,00000010.00000100.0
0001000の4つのキースキャンデータを出力して
お抄、次の付加サイクルでは、残りの00010000
,00100000,01000000.100000
00 の4つのキースキャンデータを出力する。
次にキーの数が少なく % 4 X 4のマトリックス
構成で、16個のキーだけを検知すればよい場合は、キ
ースキャンに要する時間は80μsの4倍の320μS
であるのに対し、キースキャンを行える付加サイクルは
その倍以上の800μsもあり、キースキャンを行った
あとの480μSは全く無駄になりていた。第8図は以
上のキー人力処理を示すタイムチャートである。
構成で、16個のキーだけを検知すればよい場合は、キ
ースキャンに要する時間は80μsの4倍の320μS
であるのに対し、キースキャンを行える付加サイクルは
その倍以上の800μsもあり、キースキャンを行った
あとの480μSは全く無駄になりていた。第8図は以
上のキー人力処理を示すタイムチャートである。
本発明はこの無、駄な時間を省くことも目的としており
、DQ、D7サイクルと付加サイクルとをモードレジス
タ指定によって両方とも400μSに変更す几ば、キー
スキャン後の無駄な時間はわずか80μ8となり無1駄
なく午−スキャンができると共に時分割表示における表
示デエーティが向上する。
、DQ、D7サイクルと付加サイクルとをモードレジス
タ指定によって両方とも400μSに変更す几ば、キー
スキャン後の無駄な時間はわずか80μ8となり無1駄
なく午−スキャンができると共に時分割表示における表
示デエーティが向上する。
本実施例においては、Do−D7サイクルと付加す・イ
クルとの両方とも長さを切抄慄えたが、DO〜D7サイ
クルは400μSに固定しておき、付加サイクルだけを
モードレジスタMODEの指定で400μs又は800
μsに切り換えれるようにもできる。
クルとの両方とも長さを切抄慄えたが、DO〜D7サイ
クルは400μSに固定しておき、付加サイクルだけを
モードレジスタMODEの指定で400μs又は800
μsに切り換えれるようにもできる。
こnはデコード信号DENDをさらに1クロック分遅延
させるDラッチ回路を追加することにより容易に実現で
きる。4×8のキーマトリックスMであれば、付加サイ
クルの長さを800μsに指定すれば、1回の付加サイ
クルにおいて8回のキー人力処理ができるので全てのキ
ー人力検知を1回の表示サイクルで完了できる。また4
×4のキーマトリックスMであれば、付加サイクルの長
さを400μsに指定すnば1回の付加サイクルにおい
て4回のキー人力処理が完了する。
させるDラッチ回路を追加することにより容易に実現で
きる。4×8のキーマトリックスMであれば、付加サイ
クルの長さを800μsに指定すれば、1回の付加サイ
クルにおいて8回のキー人力処理ができるので全てのキ
ー人力検知を1回の表示サイクルで完了できる。また4
×4のキーマトリックスMであれば、付加サイクルの長
さを400μsに指定すnば1回の付加サイクルにおい
て4回のキー人力処理が完了する。
第9図(a)は4X4のキーマトリックスMにおけるキ
ー人力処理のタイムチャート、jlc9図(b)は4×
8のキーマトリックスMにおけるキー人力処理のタイム
チャートである。
ー人力処理のタイムチャート、jlc9図(b)は4×
8のキーマトリックスMにおけるキー人力処理のタイム
チャートである。
以上説明したように本発明の表示制御回路は最終表示す
−イクルを検出し、キースキャンに必要な時間に応じた
長さを持った付加サイクルを発生する制御手段と、付加
サイクルに同期しに割り込み信号を発生する手段と、前
記付加サイクルにおいて、所定のメモ’JKデータを書
くのと同時にそのデータをセグメント端子に出力する出
力手段とを具備することによって、従来より8倍も凛く
かつキースキャンに要する時間に無1伏なくキースキャ
・ンができる。
−イクルを検出し、キースキャンに必要な時間に応じた
長さを持った付加サイクルを発生する制御手段と、付加
サイクルに同期しに割り込み信号を発生する手段と、前
記付加サイクルにおいて、所定のメモ’JKデータを書
くのと同時にそのデータをセグメント端子に出力する出
力手段とを具備することによって、従来より8倍も凛く
かつキースキャンに要する時間に無1伏なくキースキャ
・ンができる。
第1図は本発明の表示制御回路のブイジフト信号発生回
路のブロック四、第2図は表示メモリのブロック図、第
3図及び第4図は本発明の表示制御回路の動作を示すタ
イムチャート、第5図は本発明の表示制御回路によるキ
ー人力処理を示すブロック図、第6図(a)(b)は、
本発明の表示制御回路によるキー人力6理のタイムチャ
ート、第7図第8図は付加サイクルにおけるキー人力処
理のタイムチャート、第9図(&)(b)は付加サイク
ルの長さを2通りに設定した時のキー人力処理のタイム
チデート、第10図は従来の表示制御回路の動作を示す
タイムチャートである。 CL・・・・・・クロック、CNT・・・・・・ゲイジ
ットカウンタ、DC・・・・・・カウント信Q、DCQ
、DC3−−−−−−カウント信号、DEC・・・・・
・デコード回路、DEND・・・・・・デコード信号、
L・・・・・・ラッチ回路、SYN・・・・・・表示同
期信号、SEL・・・・・・セレクタ、BUS・・・・
・・内部バス、DA・・・・・・辰示メモリアドレス、
DM・・・・・・表示メモリ、S・・・・・・セグメン
ト信号、so〜S7・・・・・・セグメント端子、D・
・・・・・ディジット信号、D。 〜D7・・・・・・ディジット端子、MC・・・・・・
マイクロコンビエータ、DISP・・・・・・表示制御
回路、R・・・・・・キーリタン信号、RQ〜R3・・
・・・・キーリタン入力、M・・・・・・キーマトリッ
クス、SL・・・・・・セグメントラッチ、FM・・・
・・・特定メモリ、FD・・・・・・特定メモリのデー
タ、F・・・・・・表示素子、■・・・・・・割り込み
制御回路、DD・・・・・・ディジットデコーダ、SD
・・・・・・セグメントラッチデータ、WR・・・・・
・特定メモリデータWRITE命令、KR・・・・・・
キー人カデータREAD命令、DS・・・・・・キー人
力データ5TORE命令、13CL・・・・・・ベース
クロック、DIV・・・・−・分周回路、MOL)E・
・・・・・モードレジスタ、C3EL・・・・・・クロ
ックセレクタ。 一一−゛・、
路のブロック四、第2図は表示メモリのブロック図、第
3図及び第4図は本発明の表示制御回路の動作を示すタ
イムチャート、第5図は本発明の表示制御回路によるキ
ー人力処理を示すブロック図、第6図(a)(b)は、
本発明の表示制御回路によるキー人力6理のタイムチャ
ート、第7図第8図は付加サイクルにおけるキー人力処
理のタイムチャート、第9図(&)(b)は付加サイク
ルの長さを2通りに設定した時のキー人力処理のタイム
チデート、第10図は従来の表示制御回路の動作を示す
タイムチャートである。 CL・・・・・・クロック、CNT・・・・・・ゲイジ
ットカウンタ、DC・・・・・・カウント信Q、DCQ
、DC3−−−−−−カウント信号、DEC・・・・・
・デコード回路、DEND・・・・・・デコード信号、
L・・・・・・ラッチ回路、SYN・・・・・・表示同
期信号、SEL・・・・・・セレクタ、BUS・・・・
・・内部バス、DA・・・・・・辰示メモリアドレス、
DM・・・・・・表示メモリ、S・・・・・・セグメン
ト信号、so〜S7・・・・・・セグメント端子、D・
・・・・・ディジット信号、D。 〜D7・・・・・・ディジット端子、MC・・・・・・
マイクロコンビエータ、DISP・・・・・・表示制御
回路、R・・・・・・キーリタン信号、RQ〜R3・・
・・・・キーリタン入力、M・・・・・・キーマトリッ
クス、SL・・・・・・セグメントラッチ、FM・・・
・・・特定メモリ、FD・・・・・・特定メモリのデー
タ、F・・・・・・表示素子、■・・・・・・割り込み
制御回路、DD・・・・・・ディジットデコーダ、SD
・・・・・・セグメントラッチデータ、WR・・・・・
・特定メモリデータWRITE命令、KR・・・・・・
キー人カデータREAD命令、DS・・・・・・キー人
力データ5TORE命令、13CL・・・・・・ベース
クロック、DIV・・・・−・分周回路、MOL)E・
・・・・・モードレジスタ、C3EL・・・・・・クロ
ックセレクタ。 一一−゛・、
Claims (1)
- セグメント端子とディジット端子とを有し、メモリから
検出された表示データをセグメント端子から出力し、時
分割で多桁のダイナミック表示を行う表示制御回路にお
いて、時分割表示の1表示サイクルに渡ってセグメント
信号とディジット信号とを所定のタイミングに従って出
力し終えたことを検出し、かつ所定のメモリの記憶デー
タを、セグメント端子から出力する付加サイクルを指定
の長さで発生する付加サイクル制御手段と、前記付加サ
イクルに同期して割り込み信号を発生する表示同期割り
込み信号発生手段と、前記付加サイクルにおいては、前
記所定のメモリにデータを書くのと同時に、そのデータ
を前記セグメント端子に出力する出力手段とを備えてい
ることを特徴とする表示制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61067839A JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61067839A JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62223790A true JPS62223790A (ja) | 1987-10-01 |
JP2602208B2 JP2602208B2 (ja) | 1997-04-23 |
Family
ID=13356518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61067839A Expired - Lifetime JP2602208B2 (ja) | 1986-03-25 | 1986-03-25 | 表示制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2602208B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS615342A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 表示コントロ−ラ内蔵マイクロコンピユ−タ |
-
1986
- 1986-03-25 JP JP61067839A patent/JP2602208B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS615342A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 表示コントロ−ラ内蔵マイクロコンピユ−タ |
Also Published As
Publication number | Publication date |
---|---|
JP2602208B2 (ja) | 1997-04-23 |
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