JPH06325196A - バーコード読み取り装置 - Google Patents

Abstract

(57)【要約】 【目的】回路規模を小さくすると共に高速スキャンを実
現したバーコード読み取り装置を提供すること。 【構成】スキャン開始と同時にバー幅カウンタ回路３が
基本クロックにてカウントを開始し、バーコード信号１
０３により生成されたバーコードエッジ検出パルス１０
４の制御により各々バー幅のカウントデータが出力され
る。アドレスカウンタ回路９はバーコードエッジ検出パ
ルス１０４をクロックとして動作しエレメント単位でカ
ウントアップしていく。そして、バー幅カウンタ回路３
からのバー幅カウントデータ１０８はアドレスカウンタ
回路９による指定アドレスにてエレメント単位でデュア
ルポートＲＡＭ８に書き込まれる。次のスキャンでは前
スキャンとは異なる領域の指定アドレスに同様に書き込
みを行い、同時にデコードＣＰＵ１０は前スキャンで書
き込まれたカウントデータをデュアルポートＲＡＭ８か
ら読み出しデコード処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の目的】

【０００２】

【産業上の利用分野】本発明は、スキャナ部にて光電変
換され、更に二値化されたバーコード信号についてデー
タ処理を行うバーコード読み取り装置に関する。

【０００３】

【従来の技術】従来、媒体上に記録されたバーとスペー
スからなるバーコードをスキャナなどの光電変換手段に
より電気信号に変換し、更に情報処理部で処理可能なデ
ータに復号するバーコード読み取り装置に関する種々の
技術が提案されている。

【０００４】例えば特開平２−２８７７８０号公報によ
り開示された「符号読取装置」は、図１２に示すよう
に、スキャナ部２０１によって読み取られカウンタ部２
０２で二値化されたバーコード信号のカウントデータを
記憶する第１メモリ２０３、第２メモリ２０４を有して
いる。そして、図１３に示すように、第１メモリ２０３
へのカウントデータ書き込み時には第２メモリ２０４か
ら１スキャン前に書き込んだカウントデータを読み出し
てデコード部２０５でデコード処理を行い、また第２メ
モリ２０４へのカウントデータ書き込み時には第１メモ
リ２０３から１スキャン前に書き込んだカウントデータ
を読み出してデコード部２０５でデコード処理を行うと
いった動作を交互に行っている。そして、これにより読
み取ったバーコード信号の無駄を低減させると共に処理
時間を短縮している。

【０００５】一方、特開平２−１５８８８３号公報によ
り開示された「ポリゴンスキャナのデータ処理方法」で
は、図１４に示すように、サンプリング回路２０６にて
反射光センサからの受光信号をサンプリングして画像デ
ータとし、その画像データを第１及び第２バッファ２０
７、２０８に記憶する。そして、図１５に示すように、
第１バッファ２０７への画像データ書き込み時には第２
バッファ２０８から１スキャン前に書き込んだ画像デー
タを読み出して次工程処理を行い、また第２バッファ２
０８への画像データ書き込み時には第１バッファ２０７
から１スキャン前に書き込んだ画像データを読み出して
次工程処理を行うといった動作を交互に行っている。そ
して、これにより１面スキャン時間中を全て次工程処理
に費やすことを可能とし、次工程処理のクロック周波数
をサンプリング周波数の２分の１とし、次工程処理を楽
なものとしている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記特
開平２−２８７７８０号公報により開示された技術では
図１２に示すように、カウントデータの読み出し／書き
込み動作を交互に行うための２つのメモリ素子が必要と
なると共に、カウンタとメモリの間、及びメモリとデコ
ード回路の間に２つのメモリの書き込み／読み出し切り
替え動作を行うスイッチ回路も必要となる。

【０００７】同様に、上記特開平２−１５８８８３号公
報により開示された技術では、図１４に示すように、画
像データの読み出し／書き込み動作を交互に行うための
２つのメモリ素子が必要となると共に、サンプリング回
路とメモリの間、及びメモリと次工程処理回路の間に２
つのメモリの書き込み／読み出し切り替え動作を行うス
イッチ回路も必要となる。

【０００８】このように、これら従来技術では２つのメ
モリ素子及び切り替えスイッチが必要である。そして、
これに伴ってデコード部はスイッチを経て交互にメモリ
素子２つにアクセスしなくてはならない為、第１メモリ
とデコード部の間、第２メモリとデコード部の間の２系
統のデータバスが必要となり、更にはメモリの書き込み
側でも２系統のデータバスが必要となる。

【０００９】従って、データの流れる経路を２系統有
し、バス切り替え機能により２つのメモリに交互にアク
セスするとなると、部品点数及びプリント基板における
配線パターンの量が多くなり、回路規模が大きくなると
いう問題が生じてしまう。

【００１０】本発明は上記問題に鑑みてなされたもの
で、その目的とするところは、回路規模を小さくすると
共に高速スキャンを実現したバーコード読み取り装置を
提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様によるバーコード読み取り装置
は、スキャナ部にて光電変換され、更に二値化されたバ
ーコード信号についてデータ処理を行うバーコード読み
取り装置において、上記バーコード信号のバー幅をカウ
ントしてバー幅カウントデータを出力する自走カウンタ
手段と、上記自走カウンタ手段からのバー幅カウントデ
ータを格納する第１の記憶領域とデコード処理用の第２
の記憶領域とを有し、少なくとも２つのポートから同時
にアクセスすることができる記憶手段と、上記バー幅カ
ウントデータの上記記憶手段の第１の記憶領域への書き
込み時に上記記憶手段のアドレスを指定するアドレスカ
ウンタ手段と、上記記憶手段の第１の記憶領域に格納さ
れたバー幅カウントデータを読み出してデコード処理を
行うデコード処理手段と、上記デコード処理手段がデコ
ード処理を実行する際のプログラムを予め記憶したプロ
グラム記憶手段とを具備することを特徴とする。

【００１２】また、第２の態様によるバーコード読み取
り装置は、上記自走カウンタ手段の制御信号及びアドレ
スカウンタ手段のカウントクロックをバーコード信号の
エッジから生成するバーコードエッジ検出手段を更に具
備することを特徴とする。

【００１３】

【作用】即ち、本発明の第１の態様によるバーコード読
み取り装置では、自走カウンタ手段がバーコード信号の
バー幅をカウントしてバー幅カウントデータを出力する
と、記憶手段の第１の記憶領域にこのバー幅カウントデ
ータが格納される。そして、このバー幅カウントデータ
の上記記憶手段の第１の記憶領域への書き込み時にはア
ドレスカウンタ手段によりアドレスが指定される。さら
に、デコード処理手段は上記記憶手段の第１の記憶領域
に格納されたバー幅カウントデータを読み出してデコー
ド処理を行う。そして、プログラム記憶手段は上記デコ
ード処理手段がデコード処理を実行する際のプログラム
を予め記憶している。

【００１４】また、第２の態様によるバーコード読み取
り装置では、バーコードエッジ検出手段が上記自走カウ
ンタ手段の制御信号及びアドレスカウンタ手段のカウン
トクロックをバーコード信号のエッジから生成する。

【００１５】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。先ず図２のフローチャートを参照して本発
明の基本動作について説明する。バーコードリーダにト
リガスタートがかかると（ステップＳ１）、スキャン開
始となり（ステップＳ２）、スキャナ部にて光電変換さ
れ、更に二値化されたバーコード信号のバー幅がエレメ
ント単位でカウントされる。そして、このカウントデー
タは、アドレスカウンタによる指定アドレスでデュアル
ポートＲＡＭに書き込まれる（ステップＳ３〜Ｓ７）。
同時にデコードＣＰＵは第２スキャンから前スキャンで
デュアルポートＲＡＭに格納されたカウントデータを読
み出しデコード処理を行う（ステップＳ８〜Ｓ１１）。
こうして、デコードが終了すると読み取りデータを転送
しスキャン終了となる（ステップＳ１２〜Ｓ１４）。

【００１６】尚、図３（ａ）はスキャンタイミング、図
３（ｂ）は二値化されたバーコード信号、図３（ｃ）は
バー幅カウントデータ書き込み状態、図３（ｄ）はカウ
ントデータ読み出し及びデコード処理状態をそれぞれ示
す。

【００１７】以下、本発明の第１の実施例について説明
する。図１は、本発明の第１の実施例に係るバーコード
読み取り装置のデータ処理部の詳細な構成を示すブロッ
ク図である。

【００１８】同図に示すように、データ処理部は、走査
タイミング信号１０１のエッジを検出する走査タイミン
グ信号エッジ検出回路１と、二値化されたバーコード信
号１０３のエッジを検出するバーコードエッジ検出回路
２、バーコード信号１０３のバー幅を自走クロックでカ
ウントするバー幅カウンタ回路３、バー幅カウンタ回路
３からのカウントデータ１０８をラッチするラッチ回路
４、基本クロック１０５を分周する分周器５、デコード
ＣＰＵ１０からの指示に従ってカウントクロックを基本
クロック１０５から分周器５で分周されたクロックに切
り替えるクロック制御回路６、バー幅カウンタ回路３の
オーバーフローを検出するオーバーフロー検出回路７、
バー幅カウントデータ格納用メモリ領域とデコードＣＰ
Ｕデータ処理用メモリ領域の２つのポートを持つデュア
ルポートＲＡＭ８、デュアルポートＲＡＭ８にアドレス
を指定するアドレスカウンタ回路９、バー幅カウントデ
ータからデコード処理するデコードＣＰＵ１０、デコー
ドＣＰＵ１０を動作させるプログラムを内蔵したＲＯＭ
１１とで構成されている。

【００１９】ここで図４は上記バーコードエッジ検出回
路２の詳細な構成を示す図である。このバーコードエッ
ジ検出回路２は、バーコード信号１０３を基本クロック
１０５同期にしエッジパルス生成カウンタのリセット信
号を生成するフリップフロップ回路ＬＳ７４０と、バー
コード信号１０３が“Ｌ”から“Ｈ”及び“Ｈ”から
“Ｌ”に変化したときのエッジ検出パルスを生成する４
ビットバイナリカウンタ回路ＬＳ１６１ａ，ｂ、“Ｌ”
から“Ｈ”及び“Ｈ”から“Ｌ”のエッジ検出パルスを
ＯＲ演算するＯＲ回路ＬＳ３２、エッジパルス生成カウ
ンタ制御用ＮＯＲ回路ＬＳ０２、バーコードエッジパル
スのラッチ用フリップフロップ回路ＬＳ７４ｂ及び反転
回路ＬＳ０４で構成されている。

【００２０】そして、二値化されたバーコード信号１０
３はフリップフロップ回路ＬＳ７４にて基本クロック１
０５によりラッチされ、その反転出力及び非反転出力が
４ビットバイナリカウンタ回路ＬＳ１６１ａ，ｂをそれ
ぞれリセットし、バーコード信号１０３が“Ｈ”の期間
は上段の４ビットバイナリカウンタ回路ＬＳ１６１ａが
カウントアップし、“Ｌ”の期間は下段の４ビットバイ
ナリカウンタ回路ＬＳ１６１ｂがカウントアップする。
さらに、カウンタ出力“ＱＢ”がカウンタの“ＬＯＡ
Ｄ”に入力されるため、カウンタ出力“ＱＡ”からの１
カウント分のパルスのみが“Ｌ”から“Ｈ”、“Ｈ”か
ら“Ｌ”の変化時にそれぞれ出力される。そして、上段
の４ビットバイナリカウンタ回路ＬＳ１６１ａの出力
“ＱＡ”、下段の４ビットバイナリカウンタ回路ＬＳ１
６１ａの出力“ＱＡ”がＯＲ回路ＬＳ３２及びフリップ
フロップ回路ＬＳ７４ｂを経てバーコードエッジパルス
１０４として出力される。

【００２１】図５は上記バー幅カウンタ回路３及びオー
バーフロー検出回路７及びラッチ回路４の詳細な構成を
示す図である。これら回路は、２段合わせて最大“Ｆ
Ｆ”までカウント出来るバー幅カウント用４ビットバイ
ナリカウンタ回路ＬＳ１６３ａ，ｂと、カウンタ値“Ｆ
Ｆ”を検出し、その時点でカウント動作を停止させる４
入力ＮＡＮＤ回路ＬＳ２０、ＡＮＤ回路ＬＳ０８、ＯＲ
回路ＬＳ３２、ＬＳ１６３ａ，ｂからのカウンタ出力を
ラッチするラッチ回路ＬＳ３７４、バーコードエッジパ
ルスと走査タイミングパルスからＬＳ１６３ａ，ｂのリ
セット信号を生成するＡＮＤ回路ＬＳ０８で構成されて
いる。

【００２２】そして、スキャン開始と同時にバイナリカ
ウンタ回路ＬＳ１６３ａ，ｂはカウンタクロック１０６
にてカウントアップを始め、そのカウント値はバーコー
ドエッジパルス１０４のタイミングでラッチ回路ＬＳ３
７４でラッチされ、バー幅単位にバー幅カウントデータ
１０９として出力される。さらに、バイナリカウンタ回
路ＬＳ１６３ａ，ｂはＡＮＤ回路ＬＳ０８からのリセッ
ト信号にてバー幅単位にリセットされる。そして、カウ
ンタ値が“ＦＦ”に達した場合、ＮＡＮＤ回路ＬＳ２０
の出力はそれぞれ“Ｈ”になり、次のリセット信号がく
るまでカウント動作を停止させる。

【００２３】図６は上記走査タイミングエッジ検出回路
１の詳細な構成を示す図である。この走査タイミングエ
ッジ検出回路１は、走査タイミング信号を基本クロック
１０５同期にし、エッジパルス生成カウンタのリセット
信号を生成するフリップフロップ回路ＬＳ７４ａと、走
査タイミング信号が“Ｌ”から“Ｈ”及び“Ｈ”から
“Ｌ”に変化したときのエッジ検出パルスを生成する４
ビットバイナリカウンタ回路ＬＳ１６１ａ，ｂ、“Ｌ”
から“Ｈ”及び“Ｈ”から“Ｌ”のエッジ検出パルスを
ＯＲ演算するＯＲ回路ＬＳ３２、エッジパルス生成カウ
ンタ制御用ＮＯＲ回路ＬＳ０２、バーコードエッジパル
スのラッチ用フリップフロップ回路ＬＳ７４ｂ及び反転
回路ＬＳ０４で構成されている。

【００２４】そして、走査タイミング信号１０１はフリ
ップフロップ回路ＬＳ７４ａにて基本クロック１０５に
よりラッチされ、その反転出力及び非反転出力がバイナ
リカウンタ回路ＬＳ１６１ａ，ｂをそれぞれリセット
し、走査タイミング信号が“Ｈ”の期間は上段のバイナ
リカウンタ回路ＬＳ１６１ａがカウントアップし、
“Ｌ”の期間は下段のバイナリカウンタ回路ＬＳ１６１
ｂがカウントアップする。さらに、カウンタ出力“Ｑ
Ｂ”がカウンタの“ＬＯＡＤ”に入力されるため、カウ
ンタ出力“ＱＡ”からの１カウント分のパルスのみが
“Ｌ”から“Ｈ”、“Ｈ”から“Ｌ”の変化時にそれぞ
れ出力される。そして、上段のバイナリカウンタ回路Ｌ
Ｓ１６１ａの出力“ＱＡ”、下段のバイナリカウンタ回
路ＬＳ１６１ａの出力“ＱＡ”がＯＲ回路ＬＳ３２及び
フリップフロップ回路ＬＳ７４ｂを経て走査タイミング
エッジパルス１０２として出力される。

【００２５】図７は上記アドレスカウンタ回路９の詳細
な構成を示す図である。このアドレスカウンタ回路９
は、書き込みアドレス生成用４ビットバイナリカウンタ
回路ＬＳ１６３ａ，ｂ，ｃの３段で構成されている。

【００２６】そして、カウンタ回路ＬＳ１６３ａ，ｂ，
ｃはバーコードエッジパルスをクロックとし、カウント
アップしていく。さらに、カウンタ回路は１スキャン周
期で走査タイミングエッジパルスによりリセットされ、
最大“ＦＦＦ”までカウントすることができる。また、
書き込みアドレス１１０はカウンタ出力値と最上位ビッ
トに走査タイミング信号１０１で構成される。このアド
レスカウンタ回路９では、バーコードエッジパルス１０
４をクロックとしエレメント単位でカウントアップし
て、その都度デュアルポートＲＡＭ８のポート１にアド
レス１１０を与える。

【００２７】図８は上記分周器５及びクロック制御回路
６の詳細な構成を示す図である。分周用フリップフロッ
プ回路ＬＳ７４、基本クロック／分周クロック選択用の
反転回路ＬＳ０４及びＮＯＲ回路ＬＳ０２で構成されて
いる。

【００２８】そして、基本クロック１０５は分周用フリ
ップフロップ回路ＬＳ７４で分周される。さらに、クロ
ック制御信号１１６に従って基本クロック１０５／分周
クロック１０６のいずれかが選択され、カウントクロッ
ク１０７として出力される。

【００２９】以下、このような構成の第１の実施例に係
るバーコード読み取り装置の動作について詳細に説明す
る。図示しないスキャナ部からの走査タイミング信号１
０１が走査タイミング信号エッジ検出回路１に入力され
ると、この走査タイミング信号のエッジが検出される。
そして、この走査タイミングエッジ検出回路１で生成さ
れた走査タイミングエッジ検出パルス１０２はバー幅カ
ウンタ回路３及びアドレスカウンタ回路９に入力され
る。さらに、図示しないスキャナ部にて光電変換され二
値化されたバーコード信号１０３がバーコードエッジ検
出回路２に入力されると、この二値化されたバーコード
信号のエッジが検出される。そして、このバーコードエ
ッジ検出回路２にて生成されたバーコードエッジ検出パ
ルス１０４は、バー幅カウンタ回路３、ラッチ回路４、
デュアルポートＲＡＭ８、アドレスカウンタ回路９に入
力される。

【００３０】そして、バー幅カウンタ回路３ではバーコ
ード信号１０３のバー幅が自走クロックでカウントさ
れ、ラッチ回路４ではバー幅カウンタ回路３からのカウ
ントデータ１０８がラッチされる。このとき、カウント
データ１０８はオーバーフロー検出回路７にも入力され
る。そして、オーバーフロー検出回路７により上記バー
幅カウンタ回路３のオーバーフローが検出された場合、
オーバーフロー検出信号１１５が出力される。さらに、
上記ラッチ回路４にてラッチされたバー幅カウントデー
タ１０９はデュアルポートＲＡＭ８に入力され、そのバ
ー幅カウントデータ格納用メモリ領域に格納される。

【００３１】また、図示していない発振器からの基本ク
ロック１０５は、走査タイミングエッジ検出回路１、バ
ーコードエッジ検出回路２、クロック制御回路６にそれ
ぞれ入力される。そして、クロック制御回路６には、こ
の基本クロック１０５が分周器５で分周された分周クロ
ック１０６も入力され、当該クロック制御回路６ではデ
コードＣＰＵ１０からの指示に従いカウントクロックが
基本クロックから分周器５で分周されたクロックに切り
替えられる。そして、クロック制御回路６で選択された
バー幅カウントクロック１０７はバー幅カウンタ回路３
に入力される。

【００３２】そして、当該デコードＣＰＵ１０からは制
御信号１１１及び指定アドレス１１２がデュアルポート
ＲＡＭ８に入力され、更に、このデコードＣＰＵ１０か
らはプログラムＲＯＭ１１を制御するイネーブル信号１
１４も出力される。このプログラムＲＯＭ１１は、デコ
ードＣＰＵ１０を動作させるプログラムを内蔵しており
プログラムデータ１１３がデコードＣＰＵ１０に対して
出力され、バー幅カウントデータ１０９はデコードＣＰ
Ｕ１０によりデコード処理される。また、デコードＣＰ
Ｕ１０からはクロック制御信号１１６がクロック制御回
路６に出力される。さらに、デュアルポートＲＡＭ８は
バー幅カウントデータ格納用メモリ領域とデコードＣＰ
Ｕデータ処理用メモリ領域との２つのポートを有してお
り、バー幅カウントデータの書き込み時にはアドレスカ
ウンタ回路９から指定アドレス１１０が出力され、デュ
アルポートＲＡＭ８の書き込みアドレスが指定される。

【００３３】ここで、図９は信号１０１〜１０７、１０
９〜１１０の通常動作時のタイムチャートであり、図１
０は信号１０１〜１０７、１０９〜１１０のオーバーフ
ロー検出時のタイムチャートである。

【００３４】図９のタイムチャートに示すように、通常
動作時には第１スキャンで取り込まれ二値化されたバー
コード信号１０３は先ずバーコードエッジ検出回路２に
入力され、エッジ検出回路２からは黒バー、白バー各エ
レメントごとにエッジ検出パルス１０４が出力される。
そして、バー幅カウンタ回路３はスキャン開始と同時に
カウントクロック１０７で自走カウントを始める。この
カウントクロック１０７には、図４のタイムチャートに
示すように基本クロック１０５が選択されている。更
に、バー幅カウンタ回路３からのカウントデータ１０８
は、ラッチ回路４にてエッジ検出パルス１０４によりエ
レメント単位でラッチされて、ラッチされたカウントデ
ータ１０９はデュアルポートＲＡＭ８のポート１側に入
力される。また、バー幅カウンタ回路３はバーコードエ
ッジ検出パルス１０４にてリセットされていく。アドレ
スカウンタ回路９は、バーコードエッジ検出パルス１０
４をカウントクロックとして動作し、エレメント単位で
カウントアップし、そのカウント出力が書き込みアドレ
スとしてデュアルポートＲＡＭ８のポート１のアドレス
に与えられ、また、走査タイミング信号１０１がアドレ
スの上位１ビットに与えられて、デュアルポートＲＡＭ
８のポート１ではカウントデータ１０９をそれぞれのア
ドレス１１０にエレメント単位で格納していく。

【００３５】そして、第２スキャンでは、第１スキャン
同様にバー幅カウンタ回路３とアドレスカウンタ回路９
が動作し、デュアルポートＲＡＭ８のポート１にそれぞ
れカウントデータ１０９を格納していくが、書き込みア
ドレス１１０の上位１ビットである走査タイミング信号
１０１が第１スキャンとは反転しているため第１スキャ
ンとは異なる領域のアドレス１１０に格納することにな
る。さらに、この第２スキャン時、デコードＣＰＵ１０
は、第１スキャンでアドレスカウンタ回路９が与えた書
き込みアドレスと同じアドレス１１２をデュアルポート
ＲＡＭ８のポート２に与え、第１スキャンに書き込まれ
たカウントデータをプログラムＲＯＭ１１からのプログ
ラムデータ１１３に従って順次読み出し、第２スキャン
終了までに第１スキャンで書き込まれたカウントデータ
のデコード処理を行う。

【００３６】一方、図１０のタイムチャートに示すよう
に、第１スキャン中、あるエレメントの途中でバー幅カ
ウンタ回路３のカウントデータ１０８が“ＦＦ”になっ
てしまい、オーバーフロー検出回路７にてオーバーフロ
ーが検出された場合には、検出信号１１５はバー幅カウ
ンタ回路３を“ＦＦ”で停止させて、バーコードエッジ
検出パルス１０４のタイミングでカウントデータ“Ｆ
Ｆ”をデュアルポートＲＡＭ８に書き込む。そして、第
２スキャン中のデコード処理にて、バー幅カウント値の
オーバースキャンと判断されたら、クロック制御信号１
１６にてクロック切り替え指示をクロック制御回路６に
与え、第３スキャンからカウントクロック１０７を基本
クロック１０５から分周器５にて適切な周波数に分周さ
れた分周クロック１０６に切り替えてバー幅カウントを
行い、正確なカウントデータ１０９をデュアルポートＲ
ＡＭ８のポート１に格納していく。さらに、デコードＣ
ＰＵ１０は、第４スキャン中に第３スキャンで書き込ま
れたカウントデータを順次読み出してデコード処理を行
う。デコード達成したならば、デコードＣＰＵ１０から
の制御信号１１６はカウントクロック１０７を基本クロ
ック１０５に戻す。

【００３７】次に、本発明の第２の実施例について説明
する。図１１は本発明の第２の実施例に係るバーコード
読み取り装置のデータ処理部の構成を示すブロック図で
ある。尚、先に図３に示した第１の実施例と同一部分に
ついては同一符号を付し、ここでは説明は省略する。

【００３８】第１の実施例とはデコードＣＰＵデータ処
理用領域への読み出しアドレスの上位１ビットの指定方
法が異なる。即ち、信号１１７は、デコードＣＰＵ１０
からのアドレスビットで走査タイミング信号１０１とは
常に反転関係にあり、デュアルポートＲＡＭ８のポート
１へのカウントデータ書き込みアドレス１１０とは常に
領域を別にしており、デコードＣＰＵ１０は前スキャン
のカウントデータを読み出しデコード処理を行う。この
他の動作は第１の実施例と同様である。

【００３９】以上詳述したように、本発明のバーコード
読み取り装置では、従来技術ではメモリ素子が２つ必要
だったが、デュアルポートＲＡＭ１つで対応でき、当該
デュアルポートＲＡＭの指定アドレスにてメモリ領域を
分け、書き込み／読み出し切り替え動作を行うことによ
り、従来技術で必要とされた切り替えスイッチ回路を省
くことができる。よって、部品点数及びプリント基板に
おける配線パターンの削減ができ、回路規模が従来のも
のに比べ小さくすることができる。

【００４０】また、このようにポートを２つ持ち同時に
非同期でアクセスできるメモリ素子を使うことにより、
スキャン部からの二値化信号のバー幅カウントとデコー
ド処理とを同時に並列で実行できるため、スキャン時間
をフルに効率よくデコード処理に使うことができる。

【００４１】さらに、従来はポートを２つ使わずにバー
幅カウントとデコード処理を順次シリアルで処理する
と、バーコードに対してスキャンしない時間をデコード
処理に割り当てるため、スキャン時間を短くしようにも
デコード処理に割り当てる時間に制限があるため非常に
効率が悪く、高速スキャンには対応できなかったが、本
発明のバーコード読み取り装置ではデコード処理時間＝
スキャン時間であり、デコード処理を短縮することによ
り、それに伴ってスキャン時間も短縮されるため高速ス
キャンが実現できる。

【００４２】そして、データ書き込み時にアドレスカウ
ンタにてリアルタイムでデュアルポートＲＡＭのポート
１に書き込みアドレスを与えることにより、デコード処
理の工程を削減することができる。上記実施例のバーコ
ード読み取り装置としては、例えば手持ち式や固定式等
の各種装置に適用することができる。

【００４３】

【発明の効果】本発明によれば、回路規模を小さくする
と共に高速スキャンを実現したバーコード読み取り装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るバーコード読み取
り装置のデータ処理部の構成を示すブロック図である。

【図２】本発明の基本動作を説明するためのフローチャ
ートである。

【図３】（ａ）はスキャンタイミング、（ｂ）は二値化
されたバーコード信号、（ｃ）はバー幅カウントデータ
書き込み状態、（ｄ）はカウントデータ読み出し及びデ
コード処理状態をそれぞれ示すタイムチャートである。

【図４】バーコードエッジ検出回路２の詳細な回路構成
を示す図である。

【図５】バー幅カウンタ回路３及びオーバーフロー検出
回路７及びラッチ回路４の詳細な回路構成を示す図であ
る。

【図６】走査タイミングエッジ検出回路２の詳細な回路
構成を示す図である。

【図７】アドレスカウンタ回路９の詳細な回路構成を示
す図である。

【図８】分周器５及びクロック制御回路６の詳細な回路
構成を示す図である。

【図９】信号１０１〜１０７、１０９〜１１０の通常動
作時のタイムチャートである。

【図１０】オーバーフロー検出時のタイムチャートであ
る。

【図１１】本発明の第２の実施例に係るバーコード読み
取り装置のデータ処理部の構成を示すブロック図であ
る。

【図１２】従来技術である「符号読取装置」について説
明するための図である。

【図１３】従来技術である「符号読取装置」について説
明するための図である。

【図１４】従来技術である「ポリゴンスキャナのデータ
処理方法」について説明するための図である。

【図１５】従来技術である「ポリゴンスキャナのデータ
処理方法」について説明するための図である。

【符号の説明】

１…走査タイミング信号エッジ検出回路、２…バーコー
ドエッジ検出回路、３…バー幅カウンタ回路、４…ラッ
チ回路、５…分周器、６…クロック制御回路、７…オー
バーフロー検出回路、８…デュアルポートＲＡＭ、９…
アドレスカウンタ回路、１０…デコードＣＰＵ、１１…
プログラムＲＯＭ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】スキャナ部にて光電変換され、さらに二値
   化されたバーコード信号についてデータ処理を行うバー
   コード読み取り装置において、 上記バーコード信号のバー幅をカウントしてバー幅カウ
   ントデータを出力する自走カウンタ手段と、 上記自走カウンタ手段からのバー幅カウントデータを格
   納する第１の記憶領域とデコード処理用の第２の記憶領
   域とを有し、少なくとも２つのポートから同時にアクセ
   スすることができる記憶手段と、 上記バー幅カウントデータの上記記憶手段の第１の記憶
   領域への書き込み時に上記記憶手段のアドレスを指定す
   るアドレスカウンタ手段と、 上記記憶手段の第１の記憶領域に格納されたバー幅カウ
   ントデータを読み出してデコード処理を行うデコード処
   理手段と、 上記デコード処理手段がデコード処理を実行する際のプ
   ログラムを予め記憶したプログラム記憶手段と、を具備
   することを特徴とするバーコード読み取り装置。
2. 【請求項２】 上記自走カウンタ手段の制御信号及びア
   ドレスカウンタ手段のカウントクロックをバーコード信
   号のエッジから生成するバーコードエッジ検出手段を更
   に具備することを特徴とする請求項１に記載のバーコー
   ド読み取り装置。