KR100223628B1 - 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템 - Google Patents

화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템 Download PDF

Info

Publication number
KR100223628B1
KR100223628B1 KR1019950052612A KR19950052612A KR100223628B1 KR 100223628 B1 KR100223628 B1 KR 100223628B1 KR 1019950052612 A KR1019950052612 A KR 1019950052612A KR 19950052612 A KR19950052612 A KR 19950052612A KR 100223628 B1 KR100223628 B1 KR 100223628B1
Authority
KR
South Korea
Prior art keywords
data
ram
window
registers
processing system
Prior art date
Application number
KR1019950052612A
Other languages
English (en)
Other versions
KR970057708A (ko
Inventor
정낙호
박용우
박정일
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019950052612A priority Critical patent/KR100223628B1/ko
Priority to US08/772,125 priority patent/US6008792A/en
Publication of KR970057708A publication Critical patent/KR970057708A/ko
Application granted granted Critical
Publication of KR100223628B1 publication Critical patent/KR100223628B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/40—Picture signal circuits
    • H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T5/00—Image enhancement or restoration
    • G06T5/20—Image enhancement or restoration using local operators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/40—Picture signal circuits
    • H04N1/409—Edge or detail enhancement; Noise or error suppression
    • H04N1/4092—Edge or detail enhancement
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Image Input (AREA)
  • Image Processing (AREA)

Abstract

본 발명은 영상처리장치에 있어서 윈도우발생에 있어 에지 개선뿐만 아니라 이미지 처리 즉 에러확산, 파형디드링(wave form Dithering)등 이미지 처리에 있어 기본이 되는 2차원 윈도우를 효율적으로 관리하기 위해 RAM을 사용하여 하드웨어적으로 처리하여 버퍼의 사용을 줄이고 처리속도를 개선시키위해 전라인, 전전라인의 픽셀값을 RAM에 순차적으로 기록하고, 현재 픽셀을 계산하기 위해 전 및 전전라인의 픽셀값을 효율적으로 관리하도록 구성되어 있음을 특징으로 한다.

Description

화상처리시스템에 있어서 n x n윈도우 처리시스템
제1도는 일반적인 픽셀값의 표시예시도
제2도는 상기 제1도의 픽셀의 가중값 표시예시도
제3도는 종래의 픽셀값과 본 발명의 픽셀값에 대한 처리 변화예시도
제4도는 제3도의 픽셀값을 2차원 가중값으로 표시한 예시도
제5도는 본 발명의 실시예에 따른 n x n윈도우 처리 블럭도
제6도(6a), (6b)는 제5도의 메인제어부(501)의 구체회로도
제7도는 제5도의 레지스터(502a-502c)중의 어느 한부분을 구체적으로 나타낸 회로도
제8도(8a), (8b)는 제5도의 멀티플렉서(503)의 구체회로도
제9도는 제5도의 데이타 전송 방향선택부(504)의 구체회로도
제10도는 제5도의 윈도우 발생회로(505)의 구체회로도
제11도는 제5도의 입력되는 픽셀데이타 예시도
제12도는 첫째라인에서 넷째라인까지의 픽셀데이타입력으로 부터 n x n윈도우 예시도
제13도는 본 발명의 실시예에 따른 RAM제어 타이밍도
제14도는 본 발명의 실시예에 따른 제1, 2라인메모리간의 첫픽셀데이타의 윈도우를 여는 예를 나타낸 도면
본 발명은 화상처리시스템에 있어서 윈도우 처리시스템에 관한 것으로, 특히 전라인, 전전라인의 픽셀값들을 램(RAM)에 순차적으로 저장하고 현재 픽셀을 계산하기 위한 전 및 전전라인의 픽셀값들을 효율적으로 관리하기 위한 화상처리시스템에 있어서 n x n윈도우 처리시스템에 관한 것이다.
일반적으로 고화질의 이미지 처리를 위해서는 스케너로 부터 입력된 데이타를 그대로 전송하는 것이 아니라 예를들면, 에지부분을 개선(Edge Enhancement)시켜 전송해야만 팩시밀리의 텍스트가 확실히 구분되어 보기에 선명한 화질을 전송할 수 있게 된다.
상기 에지개선의 경우 이미지 처리과정을 살펴보면, 스케너로 부터 들어온 데이타를 소프트 웨어적으로 처리하기 위해 A4의 경우 1728개의 팩시밀리 데이타 버퍼에 저장한 후 현재 픽셀을 블랙, 화이트로 판정하기에 앞서 주위의 픽셀값과 비교하여 어두운 곳은 더욱 어둡게 하고, 밝은 곳은 더욱 밝게 처리하여 텍스트가 보다 더욱 선명하게 강조되도록 한다. 일차원으로 처리할 경우 픽셀값들은 제1도와 같이 처리된다. 즉, 현재 픽셀값의 화이트, 블랙을 결정하기 위해 현재 픽셀을 중심으로 제2도와 같이 좌, 우 픽셀에 가중치 -1를 두고, 중심은 +2가 되도록 한다. 상기 제1도의 이미지 데이타에 의해 [1] [2],..., [1728] 픽셀을 처리하고자 할때 픽셀값들은 하기 예1과 같이 제3도의 값들로 변화하게 된다.
[2] -10+20-5= +1.25 ........ 11.25
[3] -10+10-5= -1.25 ........ 3.75
[4] -5+10-5= 0 ............ 5
[5] -5+10-10= -1.25 ....... 3.75
[예 1]
상기 11.25, 3.75, 5, 3.75는 픽셀값 중 기존픽셀값과 + 계산값을 더하여 나온 값이다. 상기 제3도의 도시와 같이 [2], [3], [5]번의 픽셀값이 더욱 차이가 나서 보다 선명한 화질을 얻을 수가 있음을 알수있다. 상기와같은 방법으로 1차원으로 처리할 경우 소프트웨어적으로 처리해도 좌, 우 픽셀값만 보관하면 되므로 처리하는데, 있어 아무 문제가 없지만 2차원으로 처리할 경우 제4도와 같이 센터 8이 현재 픽셀값에 대한 가중치가 되어 2차원 처리를 위해서 소프트웨어가 1728 x 2개의 버퍼가 요구하게 된다. 그 이유는 전라인과 전전라인에 대해서 모든 픽셀값을 기억해야하기 때문이다. 이로인하여 소프트웨어 처리용 버퍼가 많이 소요되고, 계산량도 증대되어 처리속도에 있어 많은 문제점이 있었다.
따라서 본 발명의 목적은 에지 개선뿐만 아니라 이미지 처리, 즉 에러확산, 파형디드링(wave form Dithering)등 이미지 처리에 있어 기본이 되는 2차원 윈도우를 효율적으로 관리하기 위해 RAM을 사용하여 하드웨어적으로 처리하여 버퍼의 사용을 줄이고 처리속도를 개선시키는 시스템을 제공함에 있다.
상기 목적을 수행하기 위한 본 발명은 전라인, 전전라인의 픽셀값을 RAM에 순차적으로 기록하고, 현재 픽셀을 계산하기 위해 전 및 전전라인의 픽셀값을 효율적으로 관리하도록 구성됨을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제5도는 본 발명의 실시예에 따른 블럭도로서,
클럭단(C16M)으로 16.384MHZ의 클럭을 기본으로 전체에서 필요한 제1, 2라인 메모리 리드/라이트 제어신호(LM1RDB-LM2RDB, LM1WRB-LM2WRB) 및 픽셀클럭(PIXCLK)과 상기 제1, 2라인 메모리용 어드레스신호[A(13:0)]를 발생하는 메인제어부(501)와,
상기 제1, 2라인메모리용으로 사용되는 램(RAM)(506)과,
상기 메인제어부(501)에서 발생되는 픽셀클럭단(PIXCLK)의 클럭에 따라 스케너로 부터 출력되는 데이타를 일시 보관하는 제1레지스터(502a)와,
상기 메인제어부(501)에서 발생되는 상기 제1, 2라인메모리 리드제어단(LM1RDB-LM2RDB)의 신호에 따라 상기 램(506)인 제1, 2라인 메모리에서 읽혀진 데이타를 래치하는 제2, 3레지스터(502b, 502c)와,
상기 메인제어부(501)의 픽셀클럭단(PIXCLK)의 상기 제1-3레지스터(502a-502c)의 스켄 및 제1, 2라인 메모리인 램(506)의 전 및 전전라인의 픽셀값의 출력으로 부터 nxn(n=3)윈도우를 발생하는 윈도우 발생회로(505)와,
상기 메인제어부(501)의 상기 제 1, 2 라인메모리인 램(506)의 라이트 제어단(LM1,2WRB)의 신호에 따라 제1, 2라인 메모리에 기록할 데이타(LM1I, LM2I)를 선택하여 상기 램(506)의 라이트 제어신호(WRD)를 발생하는 멀티플렉서(503)와,
상기 멀티플렉서(503)에서 출력되는 라인 메모리 라이트 제어신호(LMWRB)에 따라 상기 멀티플렉서(503)의 선택 데이타를 상기 램(506)에 기록토록 통로를 형성시키거나 상기 램(506)에서 읽혀진 데이타를 상기 제2, 3레지스터(502b, 502c)에 인가 되도록 통로를 형성하는 데이타 전송방향 선택부(504)와,
상기 메인제어부(501)의 상기 제1, 2라인 메모리 리드제어단(LM1, 2RDB)의 신호에 의해 상기 램(506)의 리드제어신호(RDB)를 발생하는 앤드게이트(507)로 구성된다.
제6도는 제5도의 메인제어부(501)의 구체회로도로서,
T플립플롭(601-616)과 디플립플롭(617-618), 앤드게이트(620, 624), 오아게이트(622, 625, 626), 인버터 (681, N9-N12), 낸드게이트(621)로 구성된 어드레스발생부(600)와,
낸드게이트(627-631), 인버터(N1-N8), 디플립플롭(632-638)로 구성된 제1, 2라인메모리 리드/라이트 제어신호발생부(660)로 구성된다.
제7도는 제5도의 제1-3레지스터(502a-502c)중 한부분의 구체회로도로서,
데이타버스[D(7:0)]상의 데이타를 디플립플롭(701-708)에서 직렬로 래치하여 출력 데이타버스[Q(7:0)]로 출력토록 구성되어 있다.
제8도(8a), (8b)는 제5도의 멀티플렉서(503)의 구체회로도로서,
(8a)는 제1, 2라인메모리 저장용 데이타 선택회로이고,
(8b)는 제1, 2라인메모리 저장용 라이트 제어신호 발생회로이다.
제9도는 제5도의 데이타 전송방향 선택부(504)의 구체회로도로서,
상기 제8도 멀티플렉서(503)의 (8b) 앤드게이트(801)의 출력에 따라 3-스테이트버퍼(ST1-ST8)를 인에이블하여 라인 메모리에 라이트할 데이타 또는 램(506)으로 부터 리드되는 데이타가 제2, 3레지스터(502b, 502c)로 인가되도록 구성되어 있다.
제10도는 제5도의 윈도우 발생회로(505)의 구체회로도로서,
제1-3레지스터(502a-502c)의 출력 이 윈도우 발생회로(505)의 레지스터(R1-R9)에 인가되어 레지스터(R1-R9)에서 윈도우신호(W11-W33)를 발생토록 구성되어 있다.
제11도는 본 발명의 실시예에 따른 입력되는 A4크기의 픽셀 데이타 예시도이다.
제12도는 본 발명의 실시예에 따른 첫라인 에서 넷째라인까지의 입력데이타에 대해 3x3윈도우 오픈 예시도이며,
제13도는 본 발명의 실시예에 따른 RAM 억세스 제어 타이밍도로서,
(13g-13i)에서 A-D에서 A는 데이타를 읽는 순간에 0이 읽히거나 전페이지의 마지막 픽셀값이 읽혀지던지 할것이며, B의 경우에는 현재 읽혀진 라인의 첫픽셀이 저장되고, C의 경우에는 다시 0이 읽히거나 전페이지의 마지막픽셀값이 읽혀지며, D의 경우 0이 라이트되는 예를 도시한것이다.
제14도는 본 발명의 실시예에 따른 제1, 2라인메세지 간의 첫 픽셀 데이터값에 대한 예로서,
제1라인메모리에서 읽혀진 값(a)의 첫단계(S1)에서 다음단계(S2)에서 제1라인메 모리에서 라이트되며, 그다음 단계(S3)에서 제2라인메모리에서 리드된 다음 마지막 단계(S4)에서 제2라인메모리에 라이트되는 예를 도시한것으로 제14도의 (4b)에서 도시하고 있듯이 3X3윈도우의 첫픽셀값을 얻어 수평으로 3번 이동되어야 제1, 2라인 메모리 및 현제 스켄픽셀등이 윈도우를 열개되는 예를 도시한것이다.
따라서 본 발명의 구체적 일실시예를 제5도-제14도를 참조하여 상세히 설명하면,
파워리세트단(PORB)의 신호에 의해 메인제어부(501), 제1-3레지스터(502a-502c), 윈도우 신호발생기 (505)를 리세팅 한다. 상기 메인 제어부(501)는 파워리세트단(PORB)의 신호에 의해 초기화된후 기본클럭단(C16M)으로 16.384MHZ의 클럭을 소정의 분주기(도시 하지 않았음)에서 (13b)-(13e)의 예와 같이 1,2,4,8분주하여 낸드게이트(627-631) 및 인버터(N1-N10)를 통해 디플립플롭(632-636, 637, 638)의 데이타단(D)에 입력된다. 상기 분주된 1M, 2M, 4M 클럭신호(C1MB, C2MB, C4Mb)를 낸드게이트(627)에 입력하여 8M클럭신호(C8Mb)를 클럭으로 디플립플롭(632)에서 래치하면 쉐딩(shading)이 된다. 한편 상기 1M,2M,4M,8M클럭신호(C2MB, C2MB, C4MB, C8Mb)를 낸드게이트(628)에 입력하여 16M클럭신호를 디플립플롭(633)에서 래치하고, 이를 8M클럭 신호(C8Mb)에 따라 8M클럭신호(C8Mb)에 의해 디플립플롭(637)에서 래치하면 제1라인 메모리의 리드제어신호(LM1RDB)가 발생된다. 그리고 상기 1M, 2M, 4M클럭신호(C1MB, C2MB, C4Mb)를 인버터(N2, N4)를 통해 낸드게이트(629)에 입력하여 8M클럭신호(C8Mb)에 의해 디플립플롭(634)에서 래치하면 제2라인 메모리 리드제어신호(LM2RDB)가 발생된다. 한편, 상기 1M, 2M, 4M, 8M클럭신호(C1MB, C2MB, C4MB, C8Mb)를 인버터(N4, N6)를 통해 낸드게이트(C16M)에 입력하여 이의 출력을 16M클럭신호(C16M)에 따라 디플립플롭(635)에서 래치하고, 이를 8M클럭신호(C8Mb)에 따라 디플립플롭(638)에 래치하면 제1라인 메모리 라이트 제어신호(LM1WRB)가 발생된다. 상기 1M, 2M, 4M클럭신호(C1MB, C2MB, C4Mb)를 인버터(N7, N8)를 통해 낸드게이트(631)에 입력하여 이의 출력으로 부터 8M클럭신호(C8Mb)에 의해 래치하면 제2라인 메모리라이트 제어신호(LM2WRB)가 발생된다. 파워리세트단(RORB)에 의해 T플립플롭(601-616)과 디플립플롭(617, 618)을 리세트되고, 16M클럭신호(C16M)를 상기 T플립플롭(601-616)를 통하여 분주하고 디플립플롭(617, 618)를 통해 리채하여 상기 RAM(506)의 어드레스신호(a)가 발생된다. 상기 메인제어부(501)에서 발생된 픽셀클럭단(PIXCLK)의 신호를 윈도우 발생회로(505)와 제1레지스터(502a)의 클럭단(CLK)에 인가되고, 메인제어부(501)에서 발생된 제1, 2라인 메모리 리드/라이트단(LM1RDB-LM2RDB, LM1WRB-LM2WRB)의 신호중 제1, 2라인메모리 리드제어단(LM1RDB-LM2RDB)의 신호는 제2, 3레지스터(502b, 502c)의 클럭단(CK)과 앤드게이트(507)에 인가되고, 제1, 2라인 메모리 라이트 제어단(LM1, 2WRB)은 멀티플렉서(503)에 입력되어 제8도(8a)의 제1, 2라인메모리에 저장할 데이타(LM1, 2I)를 선택토록 한다. 상기 멀티플렉서(503)은 제8도와 같이 구성되어지는 것으로 제1라인 메모리 라이트제어단(LM1WRB)이 액티브로우일때 낸드게이트(NA1)측 열에서 제1라인 메모리에 저장할 데이타[LM1I(7:00]를 선택하고, 제2라인 메모리 라이트 제어단(LM2WRB)이 액티브로우일때 낸드게이트(NA2)측 열에서 제2라인 메모리[LM2I(7:0)]에 저장할 데이타를 선택하며, 제8도 (8b)의 앤드게이트(801)에서 라인 메모리 라이트 제어신호(LMWRB)를 발생하도록 구성되어 있다.
상기 멀티플렉서(503)의 출력 라인 메모리 저장용 데이타[LMWRD(7:0)] 및 제어신호(LMWRB)는 데이타 전송 방향 선택부(504)에 인가되어 제9도와 같이 3스테이트 버퍼(ST1-ST8)열을 열어 제1, 2라인 메모리 데이타가 램(506)의 메인제어부(501)에서 발생되는 어드레스[A(13:0)]에 의해 지정되는 제1, 2라인 메모리에 기록한다.
한편, 상기 데이타 전송 방향 선택부(504)의 버퍼(B1)를 통해 앤드게이트(507)에서 램(506)에 제공되는 제1 또는 제2라인메모리 리드제어단(LM1, 2RDB)의 신호에 의해 리드되어 제2, 3레지스터(502b, 502c)에 인가된다. 상기 제1-3레지스터(502a, 502b, 502c)는 제7도와 같이 구성되어지는 것으로 파워리세트단(PORB)에 의해 리세트되어 디플립플롭(701-708)에 의해 래치된다.
상기 제1-3레지스터(502a-502c)의 출력은 윈도우 발생회로(505)에 인가되며, 상기 윈도우 발생회로(505)는 제10도와 같이 구성되어 파워리세트(P or b) 초기화되고, 픽셀클럭단(PIXCLK)의 신호에 의해 픽셀데이타를 받아들이기 위한 동기 클럭이 인가되며, 제7도와 같이 구성된다. 3x3개의 레지스터(R1-R9)에서 1728개의 픽셀값을 다 받아들이면 첫번째 데이타는 모두 받아 들이게 된다. 두번째 라인도 그런씩으로 받아들이면 램(506)에는 전, 전전라인의 픽셀값이 저장되고, 다음 스켄의 데이타가 들어오면 순차적으로 제1-3레지스터(502A-502c)에서 9개의 윈도우 신호(W11-W33)를 발생한다.
여기서 쉐딩은 본 발명과 무관한 신호이고, RAM(506)의 어드레스는 A(13:0)가 쓰이는데, MSB쪽의 A13, A12는 쉐딩, 제1라인메모리(LM1), 제2라인메모리(LM2)로 메모리를 구분하기 위한 어드레스 비트이고, A(11:0)가 1728개의 픽셀을 한 라인에 대해서 저장하기 위한 어드레스 공간이다. 한 픽셀클럭구간동안(13a)의 기본동작을 살펴보면, 우선 제1라인 메모리의 데이타를 읽고 후에 스케너로 부터 읽은 데이타를 제2라인메모리에 라이트하고, 제2라인메모리의 데이타를 읽고 제2라인메모리에 제1라인메모리I의 데이타를 라이트하고, 상기 데이타들을 플립플롭에서 래치함으로써 픽셀(PIXCLK)의 하강에지에 한번에 9개의 윈도우를 여는 것이다.
상술한 바와같이 에지 개선뿐만 아니라 다른 이미지처리 즉, 에러 확산, 윈도우형 디드링등 이미지 처리의 기본이 되는 2차원 윈도우를 효율적으로 관리하기 위해서 RAM을 사용하여 H/W적으로 처리함으로써 S/W의 버퍼가 필요없게 하고, 속도등은 획기적으로 개선된다.즉, 전라인, 전전라인의 픽셀값들은 RAM에 순차적으로 저장하고, 현재 픽셀은 계산하기 위해 전 및 전전라인의 픽셀값들을 효율적으로 관리할 수 있는 이점이 있다.

Claims (5)

  1. 영상처리장치의 윈도우발생회로에 있어서,
    클럭단(C16M)으로 16.384MHZ의 클럭을 기본으로 전체에서 필요한 제1, 2라인 메모리 리드/라이트 제어신호(LM1RDB-LM2RDB, LM1WRB-LM2WRB) 및 픽셀클럭(PIXCLK)과
    상기 제1, 2라인 메모리용 어드레스신호[A(13:0)]를 발생하는 메인제어부(501)와,
    상기 제1, 2라인메모리용으로 사용되는 램(RAM)(506)과,
    상기 메인제어부(501)에서 발생되는 픽셀클럭단(PIXCLK)의 클럭에 따라 스케너로 부터 출력되는 데이타를 일시 보관하는 제1레지스터(502a)와,
    상기 메인제어부(501)에서 발생되는 상기 제1, 2라인메모리 리드제어단(LM1RDB-LM2RDB)의 신호에 따라 상기 램(506)인 제1, 2라인 메모리에서 읽혀진 데이타를 래치하는 제2, 3레지스터(502b, 502c)와,
    상기 메인제어부(501)의 픽셀클럭단(PIXCLK)의 상기 제1-3레지스터(502a-502c)의 스켄 및 제1, 2라인 메모리인 램(506)의 전 및 전전라인의 픽셀값의 출력으로 부터 nxn(n=3)윈도우를 발생하는 윈도우 발생회로(505)와,
    상기 메인제어부(501)의 상기 제 1, 2 라인메모리인 램(506)의 라이트 제어단(LM1, 2WRB)의 신호에 따라 제1, 2라인 메모리에 기록할 데이타(LM1I, LM2I)를 선택하여 상기 램(506)의 라이트 제어신호(WRD)를 발생하는 멀티플렉서(503)와,
    상기 멀티플렉서(503)에서 출력되는 라인 메모리 라이트 제어신호(LMWRB)에 따라 상기 멀티플렉서(503)의 선택 데이타를 상기 램(506)에 기록토록 통로를 형성시키거나 상기 램(506)에서 읽혀진 데이타를 상기 제2, 3레지스터(502b, 502c)에 인가되도록 통로를 형성하는 데이타 전송방향 선택부(504)와,
    상기 메인제어부(501)의 상기 제1, 2라인 메모리 리드제어단(LM1, 2RDB)의 신호에 의해 상기 램(506)의 리드제어신호(RDB)를 발생하는 앤드게이트(507)로 구성됨을 특징으로 하는 화상처리시스템에 있어서 n x n윈도우 처리시스템.
  2. 제1항에있어서, 메인 제어부(501)가 T플립플롭(601-616)과 디플립플롭(617-618), 앤드게이트(620, 624), 오아게이트(622 , 625 , 626), 인버터(681, N9-N12), 낸드게이트(621)로 구성된 어드레스발생부(600)와,
    낸드게이트(627-631), 인버터(N1-N8), 디플립플롭(632-638)로 구성된 제1, 2라인메모리 리드/라이트 제어신호발생부(660)구성됨을 특징으로 하는 화상처리시스템에 있어서 n x n윈도우 처리시스템.
  3. 제1항에 있어서, 제1, 3레지스터(502a-502c)중 적어도 한부분이 데이타버스[D(7:0)]상의 데이타를 디플립플롭(701-707)에서 래치하여 출력 데이타버스[Q(7:0)]로 출력토록 구성됨을 특징으로 하는 화상처리시스템에 있어서 n xn윈도우 처리시스템.
  4. 제1항에 있어서, 데이타 전송방향 선택부(504)가
    상기 멀티플렉서(503)의 앤드게이트(801)의 출력에 따라 3-스테이트버퍼(ST1-ST8)를 라인 메모리에 라이트할 데이타 또는 상기 램(506)으로 부터 리드되는 데이타가 제2, 3레지스터(502b, 502c)로 인가되도록 구성됨을 특징으로 하는 화상처리시스템에 있어서 n x n윈도우 처리시스템.
  5. 제1항에있어서, 윈도우 발생회로(505)가 상기 제1-3레지스터(502a-502c)의 출력이 레지스터(R1-R9)에 인가되어 레지스터(R1-R9)에서 윈도우 신호(W11-W33)를 발생토록 구성됨을 특징으로 하는 화상처리시스템에 있어서 n x n윈도우 처리시스템.
KR1019950052612A 1995-12-20 1995-12-20 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템 KR100223628B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950052612A KR100223628B1 (ko) 1995-12-20 1995-12-20 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템
US08/772,125 US6008792A (en) 1995-12-20 1996-12-20 N×n window processing method and system for an image processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950052612A KR100223628B1 (ko) 1995-12-20 1995-12-20 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템

Publications (2)

Publication Number Publication Date
KR970057708A KR970057708A (ko) 1997-07-31
KR100223628B1 true KR100223628B1 (ko) 1999-10-15

Family

ID=19441798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052612A KR100223628B1 (ko) 1995-12-20 1995-12-20 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템

Country Status (2)

Country Link
US (1) US6008792A (ko)
KR (1) KR100223628B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822466B1 (ko) * 2004-10-29 2008-04-16 가부시키가이샤 리코 화상 처리 장치, 화상 형성 장치, 및 프로그램을 기록한 기록매체
CN117314730B (zh) * 2023-11-28 2024-03-15 进迭时空(杭州)科技有限公司 一种用于加速数字图像处理的中值滤波计算装置及其方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638038A (ja) * 1992-07-13 1994-02-10 Tokyo Electric Co Ltd ２値画像のスムージング処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672369A (en) * 1983-11-07 1987-06-09 Tektronix, Inc. System and method for smoothing the lines and edges of an image on a raster-scan display
JPS61272877A (ja) * 1985-05-28 1986-12-03 Victor Co Of Japan Ltd 画像生成装置
US5268773A (en) * 1990-03-30 1993-12-07 Samsung Electronics Co., Ltd. Document image signal processor having an adaptive threshold
CA2044931C (en) * 1990-06-19 2000-08-01 Hajime Kamata Multiwindow display control method and apparatus
GB2287627B (en) * 1994-03-01 1998-07-15 Vtech Electronics Ltd Graphic video display system including graphic layers with sizable,positionable windows and programmable priority
US5515480A (en) * 1994-06-15 1996-05-07 Dp-Tek, Inc. System and method for enhancing graphic features produced by marking engines

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638038A (ja) * 1992-07-13 1994-02-10 Tokyo Electric Co Ltd ２値画像のスムージング処理方法

Also Published As

Publication number Publication date
KR970057708A (ko) 1997-07-31
US6008792A (en) 1999-12-28

Similar Documents

Publication Publication Date Title
US4298895A (en) Visual image noise eliminating system
US4450538A (en) Address accessed memory device having parallel to serial conversion
KR100223628B1 (ko) 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템
JP2709356B2 (ja) 画像処理方法
US5712714A (en) Image processing apparatus
KR100206258B1 (ko) 화상추출장치
US5479165A (en) Two-dimensional coding apparatus
JP2887840B2 (ja) 画像読取り装置
JP2853139B2 (ja) 画像メモリ用アドレス発生器
JP2836324B2 (ja) 画像データの間引き方法
JP2829930B2 (ja) 画像処理装置
JP3502885B2 (ja) 画像拡大・縮小方法及びそれに用いるクロック生成回路
KR920000401B1 (ko) 데이터 버퍼링회로
JP2969930B2 (ja) 画像処理装置のラインメモリ
JP4165391B2 (ja) 画像処理方法及び画像処理装置
JP3311555B2 (ja) イメージメモリ読み出し回路
JPH0527151B2 (ko)
JP2712426B2 (ja) 画像送信装置
JPS61150467A (ja) 画像処理方式
JPS6398076A (ja) 画情報縮小装置
JPS60189583A (ja) デイジタル画像シフト回路
JPS60147881A (ja) 画像情報蓄積方法および装置
JPH08110943A (ja) アドレス発生装置及び画像処理装置
JPS58219663A (ja) 画像回転方式
JPH0465582B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120628

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130627

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee