JPS6242444A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6242444A JPS6242444A JP61083495A JP8349586A JPS6242444A JP S6242444 A JPS6242444 A JP S6242444A JP 61083495 A JP61083495 A JP 61083495A JP 8349586 A JP8349586 A JP 8349586A JP S6242444 A JPS6242444 A JP S6242444A
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- Japan
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- terminal
- terminals
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- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読み出し専用メモリに係シ、特に、メモリ構
成をｉ（０Ｍコードマスクにより可変とした半導体メモ
リに関する。
成をｉ（０Ｍコードマスクにより可変とした半導体メモ
リに関する。
近年、読み出し専用メモリは、マイクロコンピュータの
発展に伴い、そのメモリ構成は、Ｎワード×８ビットか
ら、Ｎワード×１６ビツト、Ｎワード×３２ビットへと
移行してゆく傾向にある。
発展に伴い、そのメモリ構成は、Ｎワード×８ビットか
ら、Ｎワード×１６ビツト、Ｎワード×３２ビットへと
移行してゆく傾向にある。
そこで、読み出し専用メモリにおいて、ユーザーの要求
に応じて、メモ１Ｊｎｌ成を可変とする必要がある。
に応じて、メモ１Ｊｎｌ成を可変とする必要がある。
従来の読み出し専用メモリは、第２図に示すように、ア
ドレスデータが、アドレス人力バッファに入力されると
Ｘデコーダ及びＹデコーダが選択され、メモリマトリク
スのセルが選ばれ、前記セルの情報がＹセレクタを介し
センスアンブチ検出され、出力バッファが増幅され、出
力端子より出力される。
ドレスデータが、アドレス人力バッファに入力されると
Ｘデコーダ及びＹデコーダが選択され、メモリマトリク
スのセルが選ばれ、前記セルの情報がＹセレクタを介し
センスアンブチ検出され、出力バッファが増幅され、出
力端子より出力される。
従って、この檀の読み出し専用メモリのメモリ構成を可
変とする為には、 （１） 各メモリ構成ごとに読み出し専用メモリを設
計する。
変とする為には、 （１） 各メモリ構成ごとに読み出し専用メモリを設
計する。
（２） メモリ構成を外部端子より制御する等の方法
がある。
がある。
（１）の方法では、多くの設計工数を必要とし、生産す
る品種が多様化することにょ夛、生産上の効率が態化す
る。
る品種が多様化することにょ夛、生産上の効率が態化す
る。
又、（２）の方法では、端子数が多く必要となるという
欠点がある。
欠点がある。
本発明の目的は、従来技術のかかる問題点を改善し、Ｒ
ＯＭコードマスクにょ夛、メモリを構成するワード騰、
出力端子数を可変とする読み出し専用メモＩＪｔ提供す
るもので必る。
ＯＭコードマスクにょ夛、メモリを構成するワード騰、
出力端子数を可変とする読み出し専用メモＩＪｔ提供す
るもので必る。
本発明のメモリは、ｌも０Ｍコードマスクによりメモリ
を構成するワード線を可変とし、かつ、出力端子を有効
な端子と、無効な端子とに選択し、前記無効な端子を、
アドレス入力端子として使用可能としたことを％倣とし
ている。
を構成するワード線を可変とし、かつ、出力端子を有効
な端子と、無効な端子とに選択し、前記無効な端子を、
アドレス入力端子として使用可能としたことを％倣とし
ている。
次に、本発明を、図面を参照しながら詳細に説明する。
第１図は、本発明の一実施例を示す図である。
同図は、第２図の従来の読み出し専用メモリが、出力バ
ッファの出力が直接出力端子に接続されているのに対し
て、出力バッファと出力端子が論理回路を介して接続さ
れている。前記論理回路は、ＲＯＭコードマスク切換部
の情報により、メモリを構成するワード数が可変となる
。
ッファの出力が直接出力端子に接続されているのに対し
て、出力バッファと出力端子が論理回路を介して接続さ
れている。前記論理回路は、ＲＯＭコードマスク切換部
の情報により、メモリを構成するワード数が可変となる
。
以下に、前記論理回路と、前記ＲＯＡｉコード、マスク
切換部について、第３図を用いて説明する。
切換部について、第３図を用いて説明する。
第３図において、出力バッファＱｓ、Ｑｓの出力３２１
ａｌは、それぞれトランスフアゲ−）Ｑ＋、Ｑ２を介し
て、端子Ｕｉに接続され、トランスファゲートＱｘのゲ
ートには、インバータＱ７の出力が、トランス７アゲー
）Ｑｚのゲートには、インバータＱ７の入力信号ＣＯが
接続され、Ｍｊ記伯号ＣＯは、Ｒ（ＪＭコードマスク１
により論理レベルが固定された信号Ｂｍと端子Ｏｚｉ／
Ａ−ｔを入力信号とするＮＯ几ゲートＱ４の出力信号と
なっており、前記端子０２１／Ａ−１と出力バッファＱ
６はＢｍをゲート信号とするトランスファゲートＱｓを
介して接続されている。
ａｌは、それぞれトランスフアゲ−）Ｑ＋、Ｑ２を介し
て、端子Ｕｉに接続され、トランスファゲートＱｘのゲ
ートには、インバータＱ７の出力が、トランス７アゲー
）Ｑｚのゲートには、インバータＱ７の入力信号ＣＯが
接続され、Ｍｊ記伯号ＣＯは、Ｒ（ＪＭコードマスク１
により論理レベルが固定された信号Ｂｍと端子Ｏｚｉ／
Ａ−ｔを入力信号とするＮＯ几ゲートＱ４の出力信号と
なっており、前記端子０２１／Ａ−１と出力バッファＱ
６はＢｍをゲート信号とするトランスファゲートＱｓを
介して接続されている。
前記信号Ｂ ＩＴＩがＲＯＭコードマスク１により、ハ
イレベル（Ｖｃｃ ｙＡ＋ｌ ）に固定されるとＮｏ几
ゲー）Ｑ４の出力ＣＯは０２Ｉ／Ａ−１の入力と無関係
にロウレベルとなす、トランスファゲートＱ＋ 、 Ｑ
３２＞１オン状態、トランスファゲートＱｚがオフ状態
となシ１端子Ｏｉ、 Ｏｚｉ ７人−１にはそれぞれ出
力バッファＱｓ、Ｑｓの出力ａｌ 、 ａｌが出方され
る。
イレベル（Ｖｃｃ ｙＡ＋ｌ ）に固定されるとＮｏ几
ゲー）Ｑ４の出力ＣＯは０２Ｉ／Ａ−１の入力と無関係
にロウレベルとなす、トランスファゲートＱ＋ 、 Ｑ
３２＞１オン状態、トランスファゲートＱｚがオフ状態
となシ１端子Ｏｉ、 Ｏｚｉ ７人−１にはそれぞれ出
力バッファＱｓ、Ｑｓの出力ａｌ 、 ａｌが出方され
る。
一方、前記信号ＢｍがＲＯＭコードマスク１にヨシロウ
レベル（ＧＮＤＩ４Ｉｊ）に固定されると、トランスフ
ァゲートＱ３は、オフ状態となハ端子Ｏｚｉ／Ａ−ｔは
、出力バッファＱ６がら切離されて、アドレス入力端子
例えば、アドレス入力端子として使用可能とな５、ＮＯ
Ｒゲー）Ｑ４の出力ＣＯに前記端子０．ｉ／Ａ−、の反
転論理が出力されるので、０鵞ｉ／／に−ｔで、トラン
スファゲートＱｘ、（ｈを又互にオン状態として、出力
バッファＱｓ、Ｑｓの出力を端子Ｏ１に出力することが
できる。
レベル（ＧＮＤＩ４Ｉｊ）に固定されると、トランスフ
ァゲートＱ３は、オフ状態となハ端子Ｏｚｉ／Ａ−ｔは
、出力バッファＱ６がら切離されて、アドレス入力端子
例えば、アドレス入力端子として使用可能とな５、ＮＯ
Ｒゲー）Ｑ４の出力ＣＯに前記端子０．ｉ／Ａ−、の反
転論理が出力されるので、０鵞ｉ／／に−ｔで、トラン
スファゲートＱｘ、（ｈを又互にオン状態として、出力
バッファＱｓ、Ｑｓの出力を端子Ｏ１に出力することが
できる。
従って、信号Ｂｍがハイレベルの場合、端子Ｏ１゜０２
ｉ ／ Ａ−１は、出力端子となシ、２ビツト出力と
なる。信号Ｂｍがロウレベルの場合は、端子０鵞ｉ／Ａ
−１は、ハイ・インピーダンスとなるので、アドレス入
力端子として使用することにより、端子Ｏｉを出力端子
とし、内部データを取シ出すことが出来る。従ってこの
時、１ビツト出カとなる。
ｉ ／ Ａ−１は、出力端子となシ、２ビツト出力と
なる。信号Ｂｍがロウレベルの場合は、端子０鵞ｉ／Ａ
−１は、ハイ・インピーダンスとなるので、アドレス入
力端子として使用することにより、端子Ｏｉを出力端子
とし、内部データを取シ出すことが出来る。従ってこの
時、１ビツト出カとなる。
第１図の回路路に於いて、前記出力ＣＯ及びＢｍは、論
理回路内の各トランスファゲートに接続されておＪ、Ｒ
ＯＭコードマスクにより、出力ビット数は、０！、０２
．・・・Ｏｌ、・・・ｏ２１−１．ｏ２１（２×ｉビツ
ト出力）とｓ ０１ ｐ ＯＲ、・・・Ｕｉ（ｉビット
出方）の２棟類が得られる。っまシ、アドレスＡ、％Ａ
ｊ。
理回路内の各トランスファゲートに接続されておＪ、Ｒ
ＯＭコードマスクにより、出力ビット数は、０！、０２
．・・・Ｏｌ、・・・ｏ２１−１．ｏ２１（２×ｉビツ
ト出力）とｓ ０１ ｐ ＯＲ、・・・Ｕｉ（ｉビット
出方）の２棟類が得られる。っまシ、アドレスＡ、％Ａ
ｊ。
出力ビット０゜〜０□、１のメモＩＪ ｍ成（２Ｊ＋１
）ワードＸ（２−ｉ）ビットと、アドレスＡ−１、Ａ（
１−Ａｊ。
）ワードＸ（２−ｉ）ビットと、アドレスＡ−１、Ａ（
１−Ａｊ。
出力ビットＯｏ〜Ｏ１のメモリ構成（２Ｊ＋２）ワード
ｘｌｉ）ビットの２種類のメモ１７ ｍ成が得られる。
ｘｌｉ）ビットの２種類のメモ１７ ｍ成が得られる。
この場合、増加したアドレスは、使用しない出力端子を
使用することになるので、端子数を増やす必要がない。
使用することになるので、端子数を増やす必要がない。
又、信号Ｂｍを８０Ｍコードマスクで切換えるのは、イ
オン注入工程、コンタクト工程等で、容易に実現可能で
あシ、前記工程まで、同一の製品として生産できるので
生産上の効率が上がり、それぞれのメモリ構成にょシ新
規に設計することも不要となる。又、前記論理回路を、
第４図＋７）様ＩＣすることに同’ｂｆｆＫＯｓｉ／Ａ
−１，Ｏｉｉ／Ａ−２がルＯＭ０Ｍコーマスフり入力端
子と出力端子とに切換夛、メモリ構成を可変とできる事
は。
オン注入工程、コンタクト工程等で、容易に実現可能で
あシ、前記工程まで、同一の製品として生産できるので
生産上の効率が上がり、それぞれのメモリ構成にょシ新
規に設計することも不要となる。又、前記論理回路を、
第４図＋７）様ＩＣすることに同’ｂｆｆＫＯｓｉ／Ａ
−１，Ｏｉｉ／Ａ−２がルＯＭ０Ｍコーマスフり入力端
子と出力端子とに切換夛、メモリ構成を可変とできる事
は。
容易に理解出来る。
以上説明した様に、本発明によれば、複数の出力″ツ７
アの出力が、それぞれ、トランス７アゲートを介して端
子に接続され、そのトランスファゲートのゲートにはＮ
Ｏ凡論理ゲートあるいは、ＮλＮＤ論理ゲートの出力が
直接あるいは、インバータを介して接続され、前記ＮＯ
凡幽理ゲートあるいはＮＡ、ＮＤ論理ゲートの入力端子
の論理レベルがＩＬＯＭコードマスクにより固定される
と同時にある端子と出力バッファを接続しているトラン
スファゲートのゲート信号となっており、前記端子を前
記ＮＯ几論理ゲートあるいはＮＡＮＩ）論理ゲートの入
力端子とすることにより、端子数を増やすことなく、又
、新規設計が不要で生産上の効率を下げる県な（、Ｒ，
０Ｍコードマスクにより、メモリを構成するワード数と
出力端子数を可変とする読み出し専用メモリを得ること
ができる。
アの出力が、それぞれ、トランス７アゲートを介して端
子に接続され、そのトランスファゲートのゲートにはＮ
Ｏ凡論理ゲートあるいは、ＮλＮＤ論理ゲートの出力が
直接あるいは、インバータを介して接続され、前記ＮＯ
凡幽理ゲートあるいはＮＡ、ＮＤ論理ゲートの入力端子
の論理レベルがＩＬＯＭコードマスクにより固定される
と同時にある端子と出力バッファを接続しているトラン
スファゲートのゲート信号となっており、前記端子を前
記ＮＯ几論理ゲートあるいはＮＡＮＩ）論理ゲートの入
力端子とすることにより、端子数を増やすことなく、又
、新規設計が不要で生産上の効率を下げる県な（、Ｒ，
０Ｍコードマスクにより、メモリを構成するワード数と
出力端子数を可変とする読み出し専用メモリを得ること
ができる。
第１因、第３図、第４図は本発明の一実施例を示す回路
図、第２図は従来の読み出し専用メモリを示す図である
。 面図において、１・・・−・・ＩＬ ＯＭコード工程切
換部、２・・・・・・論理回路、３・・・・・・出力バ
ッ７ア、４・・・・・・センスφアング、５・・・・・
・Ｙφセレクタ、６・・・・・・メモリマトリクス、７
・・・・・・Ｘデコーダ、８・・・・・・Ｙデコーダ、
９・・・・・・アドレス人カバッ７ア、Ｑｌ ｐ Ｑ２
。 Ｑｓ、・・・・・・トランスファゲート％ Ｑ４・・・
・・・ＮＯルグート、Ｑｓ、Ｑｓ・・・・・・出力バッ
ファ、Ｑｔ 、 Ｑａ 、 Ｑｓ・・・・・・インバー
タ。 ご艷−Ｅ？ユ・−内原 晋 第１図 ０ｔｒ １）ｔ−−−−−−−＝ θｍ筋乙図
図、第２図は従来の読み出し専用メモリを示す図である
。 面図において、１・・・−・・ＩＬ ＯＭコード工程切
換部、２・・・・・・論理回路、３・・・・・・出力バ
ッ７ア、４・・・・・・センスφアング、５・・・・・
・Ｙφセレクタ、６・・・・・・メモリマトリクス、７
・・・・・・Ｘデコーダ、８・・・・・・Ｙデコーダ、
９・・・・・・アドレス人カバッ７ア、Ｑｌ ｐ Ｑ２
。 Ｑｓ、・・・・・・トランスファゲート％ Ｑ４・・・
・・・ＮＯルグート、Ｑｓ、Ｑｓ・・・・・・出力バッ
ファ、Ｑｔ 、 Ｑａ 、 Ｑｓ・・・・・・インバー
タ。 ご艷−Ｅ？ユ・−内原 晋 第１図 ０ｔｒ １）ｔ−−−−−−−＝ θｍ筋乙図
Claims (1)
- ＲＯＭコード・マスクによりメモリを構成するワード数
を可変としたことを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7573485 | 1985-04-10 | ||
| JP60-75734 | 1985-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242444A true JPS6242444A (ja) | 1987-02-24 |
| JPH079976B2 JPH079976B2 (ja) | 1995-02-01 |
Family
ID=13584796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349586A Expired - Lifetime JPH079976B2 (ja) | 1985-04-10 | 1986-04-10 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4706219A (ja) |
| EP (1) | EP0198429B1 (ja) |
| JP (1) | JPH079976B2 (ja) |
| DE (1) | DE3680371D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134790A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736269B2 (ja) * | 1985-08-30 | 1995-04-19 | 株式会社日立製作所 | 半導体記憶装置 |
| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
| JPS635444A (ja) * | 1986-06-25 | 1988-01-11 | Hitachi Ltd | マイクロプロセツサ |
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| US5257234A (en) * | 1987-07-15 | 1993-10-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| EP0299697B1 (en) * | 1987-07-15 | 1993-09-29 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2600304B2 (ja) * | 1988-06-30 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置とこれを用いたデータパス |
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| JP2871975B2 (ja) * | 1992-09-29 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JPH0855471A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 同期型半導体記憶装置 |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| US5900021A (en) * | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
| US7363422B2 (en) * | 2000-01-05 | 2008-04-22 | Rambus Inc. | Configurable width buffered module |
| DE10339343A1 (de) * | 2003-08-25 | 2005-05-04 | Zentr Mikroelekt Dresden Gmbh | Verfahren und Anordnung zur Herstellung eines Speicher-Chips mit verschiedenen Datenbitbreiten |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
| US7464225B2 (en) | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
Citations (1)
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|---|---|---|---|---|
| JPS61136257A (ja) * | 1984-12-07 | 1986-06-24 | Fujitsu Ltd | ゲ−トアレイ集積回路装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595987B2 (ja) * | 1976-11-05 | 1984-02-08 | 株式会社日立製作所 | 半導体メモリ素子 |
| JPS54128226A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Random access memory |
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPS5860480A (ja) * | 1981-10-06 | 1983-04-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1986
- 1986-04-10 JP JP8349586A patent/JPH079976B2/ja not_active Expired - Lifetime
- 1986-04-10 DE DE8686104924T patent/DE3680371D1/de not_active Expired - Lifetime
- 1986-04-10 US US06/850,302 patent/US4706219A/en not_active Expired - Lifetime
- 1986-04-10 EP EP86104924A patent/EP0198429B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136257A (ja) * | 1984-12-07 | 1986-06-24 | Fujitsu Ltd | ゲ−トアレイ集積回路装置及びその製造方法 |
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|---|---|---|---|---|
| JPH01134790A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0198429A3 (en) | 1988-08-17 |
| DE3680371D1 (de) | 1991-08-29 |
| JPH079976B2 (ja) | 1995-02-01 |
| EP0198429A2 (en) | 1986-10-22 |
| US4706219A (en) | 1987-11-10 |
| EP0198429B1 (en) | 1991-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |