JPS61134855A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS61134855A JPS61134855A JP25672484A JP25672484A JPS61134855A JP S61134855 A JPS61134855 A JP S61134855A JP 25672484 A JP25672484 A JP 25672484A JP 25672484 A JP25672484 A JP 25672484A JP S61134855 A JPS61134855 A JP S61134855A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- address
- rams
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一対のＲＡＭを用いたデータ転送装置に関す
るものである。
るものである。
従来の技術
従来のデータ転送装置では、一対のＲＡＭが個々にアド
レスカウンタを持つのではな（’、ＲＥＡＤモードのと
きのアドレスカウンタＲ，’ｔｌＶＲＩＴＥモードのと
きのアドレスカウンタＷを持つ。第４図において、ＲＡ
Ｍ５がＷＲＩＴＥモード、ＲＡＭ６がＲＥＡＤモードの
とき、バッファ１．バッファ４を“ＯＮ′。
レスカウンタを持つのではな（’、ＲＥＡＤモードのと
きのアドレスカウンタＲ，’ｔｌＶＲＩＴＥモードのと
きのアドレスカウンタＷを持つ。第４図において、ＲＡ
Ｍ５がＷＲＩＴＥモード、ＲＡＭ６がＲＥＡＤモードの
とき、バッファ１．バッファ４を“ＯＮ′。
バッファ２．バッファ３をＯＦＦ”トＬ、ＲＡＭ５のア
ドレスカウンタ７をＷＲＩＴＥ、ＲＡＭｅのアドレスカ
ウンタ８をＲＥＡＤとする。またＲＡＭ５がＲＥＡＤモ
ード、ｆＬＡＭｅがＷＲＩＴＥモードのとき、バッファ
２、バッファ３を”ＯＮ”、バッファ１．バッフ３ ／
、 ア４を”ＯＦＦ”とし、ＲＡＭ５のアドレスカウンタ７
をＲＥＡＤ、ＲＡＭ６のアドレスカウンタ８をＷＲＩＴ
Ｅとなるようにしていた。このような従来の回路では、
アドレスビット数が増えるに伴ない、多くのアドレスラ
インを引き回すことになり、回路構成が複雑となる０ さらに、従来の装置ではｎ個のデータを転送する場合ア
ドレス０番地から（ｎ−１）番地にデータを入れており
、データ数を検出するため、（ｎ−１）番地をデコード
していた。通常、転送データ数は２ｍであり、２ｍ−１
をデコードすることが多い。
ドレスカウンタ７をＷＲＩＴＥ、ＲＡＭｅのアドレスカ
ウンタ８をＲＥＡＤとする。またＲＡＭ５がＲＥＡＤモ
ード、ｆＬＡＭｅがＷＲＩＴＥモードのとき、バッファ
２、バッファ３を”ＯＮ”、バッファ１．バッフ３ ／
、 ア４を”ＯＦＦ”とし、ＲＡＭ５のアドレスカウンタ７
をＲＥＡＤ、ＲＡＭ６のアドレスカウンタ８をＷＲＩＴ
Ｅとなるようにしていた。このような従来の回路では、
アドレスビット数が増えるに伴ない、多くのアドレスラ
インを引き回すことになり、回路構成が複雑となる０ さらに、従来の装置ではｎ個のデータを転送する場合ア
ドレス０番地から（ｎ−１）番地にデータを入れており
、データ数を検出するため、（ｎ−１）番地をデコード
していた。通常、転送データ数は２ｍであり、２ｍ−１
をデコードすることが多い。
しかし、２ｍ−１のデコードは検出するビット数がｍ個
と多く、カウンタのタイミングのずれ如よるディジタル
回路特有の誤動作を解消する対策が必要であった〇 発明が解決しようとする問題点 このような従来の装置では回路構成が複雑なうえ、デー
タ数検出のためのデコードビット数が多いため誤動作を
生じ易く、さらにＰＬＥＡＤモード時とＷＲＩＴＥモー
ド時の転送所要時間が不確定な場合、ＲＥＡＤ／ＷＲＩ
ＴＥ モードの切換が困難であった。本発明は、かか
る点に鑑みてなされたもので、簡易な構成で正確なデー
タ転送装置を提供するとと全目的としている０ １’１題Ａ を解決するための手段 本発明は上記問題点を解決するため、一対のＲＡＭそれ
ぞれに専用のアドレスカウンタを接続するものである。
と多く、カウンタのタイミングのずれ如よるディジタル
回路特有の誤動作を解消する対策が必要であった〇 発明が解決しようとする問題点 このような従来の装置では回路構成が複雑なうえ、デー
タ数検出のためのデコードビット数が多いため誤動作を
生じ易く、さらにＰＬＥＡＤモード時とＷＲＩＴＥモー
ド時の転送所要時間が不確定な場合、ＲＥＡＤ／ＷＲＩ
ＴＥ モードの切換が困難であった。本発明は、かか
る点に鑑みてなされたもので、簡易な構成で正確なデー
タ転送装置を提供するとと全目的としている０ １’１題Ａ を解決するための手段 本発明は上記問題点を解決するため、一対のＲＡＭそれ
ぞれに専用のアドレスカウンタを接続するものである。
また、転送データ数が２ｍ−２ｎ（ｍ＞ｎ） の場合
、アドレスＱ番地よりデータ転送を開始し２ｍ−２ｎ番
地のデコード出力を得るものである。さらに、ＲＡＭに
データの書き込みを終えたとき１″となり、データの読
み出しを終えたとき０＃となるＲＡＭの状態を示す２つ
の信％ＱＥｘａｌ“”“ｅ ０Ｒ１ｉ力を得６もｏ”’
ｒ、ｂ、ｂ° １作 用 本発明は上記した構成により、アドレスカウンタとＲＡ
Ｍの接続を切り換えるバッファを必要としないため、ア
ドレスラインの引き回しが短かくなり、半導体素子の数
、結線が少なくなる。また、たとえば転送データ数が２
ｍ−２ｍ （ｍ）ｎ ）の場合、６ベーゾ アドレス０番地より開始しても２ｒｎ−２ｎ番地をデコ
ードするため、アドレスの数ビットをデコードするだけ
でよく、デコード時の誤動作を低減するとともに装置の
構成を簡易なものとする０さらに、一対のＲＡＭ各々に
専用のアドレスカウンタ、デコーダを接続したため、デ
コード出力の度、信号を変化させることでＲＡＭ状態を
示す信号を容易に作ることができる。そして一対のＲＡ
Ｍ状態を示す信号のＥｘｃｌｕｓｉｖｅ ＯＲ出力の立
ち上がりで一対のＲＡＭのＲＥＡＤ／ＷＲＩ Ｔ Ｅモ
ードを同時に切り換え、正確なデータ転送を行なう。
、アドレスＱ番地よりデータ転送を開始し２ｍ−２ｎ番
地のデコード出力を得るものである。さらに、ＲＡＭに
データの書き込みを終えたとき１″となり、データの読
み出しを終えたとき０＃となるＲＡＭの状態を示す２つ
の信％ＱＥｘａｌ“”“ｅ ０Ｒ１ｉ力を得６もｏ”’
ｒ、ｂ、ｂ° １作 用 本発明は上記した構成により、アドレスカウンタとＲＡ
Ｍの接続を切り換えるバッファを必要としないため、ア
ドレスラインの引き回しが短かくなり、半導体素子の数
、結線が少なくなる。また、たとえば転送データ数が２
ｍ−２ｍ （ｍ）ｎ ）の場合、６ベーゾ アドレス０番地より開始しても２ｒｎ−２ｎ番地をデコ
ードするため、アドレスの数ビットをデコードするだけ
でよく、デコード時の誤動作を低減するとともに装置の
構成を簡易なものとする０さらに、一対のＲＡＭ各々に
専用のアドレスカウンタ、デコーダを接続したため、デ
コード出力の度、信号を変化させることでＲＡＭ状態を
示す信号を容易に作ることができる。そして一対のＲＡ
Ｍ状態を示す信号のＥｘｃｌｕｓｉｖｅ ＯＲ出力の立
ち上がりで一対のＲＡＭのＲＥＡＤ／ＷＲＩ Ｔ Ｅモ
ードを同時に切り換え、正確なデータ転送を行なう。
実施例
第１図は本発明のデータ転送装置の一実施例を示すブロ
ック図である。第１図において、１．２は一対のＲＡＭ
ａ、ＲＡＭｂであシ、ＲＡＭ（ａｌＩ Ｑはアドレスカ
ウンタ（ａ） ３０ 、 ＲＡｙＫｂ） ２０はアドレ
スカウンタΦ）４０と接続されている。さらに、アドレ
スカウンタ（ａ）３０はデータ数を検出するデコーダ（
ａ）５０とアドレスカウンタ＠４０はデータ数を検出す
るデコーダ（ｂ）６ｏと接続する。デコーダ（ａ１５０
６ページ の出力でＲＡｌｖｉ（ａ）１ｏの状態信号Ｔｏを変化さ
せる。
ック図である。第１図において、１．２は一対のＲＡＭ
ａ、ＲＡＭｂであシ、ＲＡＭ（ａｌＩ Ｑはアドレスカ
ウンタ（ａ） ３０ 、 ＲＡｙＫｂ） ２０はアドレ
スカウンタΦ）４０と接続されている。さらに、アドレ
スカウンタ（ａ）３０はデータ数を検出するデコーダ（
ａ）５０とアドレスカウンタ＠４０はデータ数を検出す
るデコーダ（ｂ）６ｏと接続する。デコーダ（ａ１５０
６ページ の出力でＲＡｌｖｉ（ａ）１ｏの状態信号Ｔｏを変化さ
せる。
同様にデコーダ伽）６０の出力でＲＡＭＩＩ）） ２０
の状態信号８ｏを変化させる。前記ＲＡｌｉ［ａ） ７
０の状態信号７ｏとＲＡ′Ｍｙ３） ２０の状態信号８
ｏのＥｘｃｌｕｓｉｖｅＯＲ出力の立ち上が９でＲＡＱ
ａ）１０ 、 ＲＡＱｂ） ２００ＲＥＡＤ／ＷＲＩＴ
Ｅモ一ド全同時に切り換えるＲＡＭモード切り換え信号
９０を作る。
の状態信号８ｏを変化させる。前記ＲＡｌｉ［ａ） ７
０の状態信号７ｏとＲＡ′Ｍｙ３） ２０の状態信号８
ｏのＥｘｃｌｕｓｉｖｅＯＲ出力の立ち上が９でＲＡＱ
ａ）１０ 、 ＲＡＱｂ） ２００ＲＥＡＤ／ＷＲＩＴ
Ｅモ一ド全同時に切り換えるＲＡＭモード切り換え信号
９０を作る。
装置（３）１００から装置（Ｙ）２００１ＣＮ個のデー
タを転送する場合、Ｎ個をデータ数２ｍ−２ｍ（ｍ）ｎ
）個のブロックに分割する。まず最初のサイクル（第２
図のサイクル１）で最初のデータブロック２ｍ−２ｎ個
をＤ−フリップフロップ（以降Ｄ−ＦＦと表す）１１１
でラッチし、双方向バッファ１０１を通し、ＲＡＱａ）
１０に書き込む。このときアドレス° カウンタ（ａ）
３０はＯ番地よシ書き込みを開始すんアドレス０番地よ
シ開始した場合２°＋＋ ２ ｎ個目のデータはアドレ
ス２ｍ−２ｎ 、番地に書き込まれる。
タを転送する場合、Ｎ個をデータ数２ｍ−２ｍ（ｍ）ｎ
）個のブロックに分割する。まず最初のサイクル（第２
図のサイクル１）で最初のデータブロック２ｍ−２ｎ個
をＤ−フリップフロップ（以降Ｄ−ＦＦと表す）１１１
でラッチし、双方向バッファ１０１を通し、ＲＡＱａ）
１０に書き込む。このときアドレス° カウンタ（ａ）
３０はＯ番地よシ書き込みを開始すんアドレス０番地よ
シ開始した場合２°＋＋ ２ ｎ個目のデータはアドレ
ス２ｍ−２ｎ 、番地に書き込まれる。
本発明では、デコーダ（ａ）５０を用い、アドレスカウ
ンタ（ａ） ３０が２ｍ−２ｎとなった時点でデータの
ＲＡＭ（ａ） １０への書き込み終了を検知し、″“０
”７ベー、・ となるパルスを出力する。このパルス出力でアドレスカ
ウンタ（ａ） ３０をＣ１ｅａｒｌ、、、前記パルスの
立ち上がりでＲＡＭ（ａ） １０状態信号７０を”１″
とする。この時ＲＡＭ（ｂ）２０の状態信号８０は“０
”のままであるから、ＲＡＭ（ａ）１０の状態信号７０
と１（ＡＭ（ｂ）２０ 、状態信号８ｏのＥｘｃｌｕｓ
ｉｖｅ ＯＲ出力はＩ′１”となり、ＲＡＭ（→１０を
ＷＲＩＴＥモードからＲＥＡＤモード、ＲＡＱｂ） ２
０ ｉ ＲＥＡＤ モードからＷＲＩＴｆｉ：モードに
同時に切り換え、次のサイクルに進む〇 次のサイクル（第２図のサイクル２）では、前記のよう
にＲＡＭ（ａ）１０がＲＥＡＤモード、ＲＡＭｌｂ）２
０がＷＲＩＴＥモードとなっており、データをＤ−ＦＦ
１１１でラッチし、双方向バッファ１０２を通し、ＲＡ
Ｍ（ｂ）２０に書き込む。このとき、アドレスカウンタ
（ｂ）４０．デコーダ（ｂ）ｅ Ｏ、ＲＡＭＩｂ）２０
（７）状態信号８０は、前のサイクル（第２図のサイ
クル１）でのアドレスカウンタ（ａ）３０．デコーダ（
ａ）５０ 、 ＲＡ Ｍ（ａ） １０ Ｏ状態信号７０
と同様の動作をする。このサイクル（第２図のサイクル
２）では、ＲＡＭ（ｂｌ ２０ にデータを書き込むと
同時に前のサイクル（第２図のサイクル１）でＲＡ′Ｍ
Ｉａｌ １０に書き込んだデータを読み出し、双方向バ
ッファ１０３を通し、Ｄ−ＦＦ１１２でラッチした後、
装＃（至）に送り出す。このとき、前のサイクル（第２
図のサイクル１）と同様にアドレスカウンタ（ａ１３０
ば○番地から開始し、デコーダ（ａｌ ５０はアドレス
カウンタｆａＮｏが２ｒｎ−２ｎ番地となった時点でデ
ータ読み出しの終了を検知し、“Ｏ”となるパルスを出
力する。このパルス出力でアドレスカウンタ［ａ１３０
をＣ１ｅａｒｌ、、前記パルスの立ち上がりでＲＡＭ［
ａｌ ３０の状態信号Ａを”ｏ”とする。ＲＡＭ（ａｌ
ｌｏからの読み出し、ＲＡＭ［ｂｌ２０への書き込みが
完了した時点でＲＡＭｔａｌｌ ０をｖｖＲＩＴＥモー
ドに、 （ＲＡＭ（ｂｌ ２０をＲＥＡＤモ
ードに切り換え、次のサイクルに進む。
ンタ（ａ） ３０が２ｍ−２ｎとなった時点でデータの
ＲＡＭ（ａ） １０への書き込み終了を検知し、″“０
”７ベー、・ となるパルスを出力する。このパルス出力でアドレスカ
ウンタ（ａ） ３０をＣ１ｅａｒｌ、、、前記パルスの
立ち上がりでＲＡＭ（ａ） １０状態信号７０を”１″
とする。この時ＲＡＭ（ｂ）２０の状態信号８０は“０
”のままであるから、ＲＡＭ（ａ）１０の状態信号７０
と１（ＡＭ（ｂ）２０ 、状態信号８ｏのＥｘｃｌｕｓ
ｉｖｅ ＯＲ出力はＩ′１”となり、ＲＡＭ（→１０を
ＷＲＩＴＥモードからＲＥＡＤモード、ＲＡＱｂ） ２
０ ｉ ＲＥＡＤ モードからＷＲＩＴｆｉ：モードに
同時に切り換え、次のサイクルに進む〇 次のサイクル（第２図のサイクル２）では、前記のよう
にＲＡＭ（ａ）１０がＲＥＡＤモード、ＲＡＭｌｂ）２
０がＷＲＩＴＥモードとなっており、データをＤ−ＦＦ
１１１でラッチし、双方向バッファ１０２を通し、ＲＡ
Ｍ（ｂ）２０に書き込む。このとき、アドレスカウンタ
（ｂ）４０．デコーダ（ｂ）ｅ Ｏ、ＲＡＭＩｂ）２０
（７）状態信号８０は、前のサイクル（第２図のサイ
クル１）でのアドレスカウンタ（ａ）３０．デコーダ（
ａ）５０ 、 ＲＡ Ｍ（ａ） １０ Ｏ状態信号７０
と同様の動作をする。このサイクル（第２図のサイクル
２）では、ＲＡＭ（ｂｌ ２０ にデータを書き込むと
同時に前のサイクル（第２図のサイクル１）でＲＡ′Ｍ
Ｉａｌ １０に書き込んだデータを読み出し、双方向バ
ッファ１０３を通し、Ｄ−ＦＦ１１２でラッチした後、
装＃（至）に送り出す。このとき、前のサイクル（第２
図のサイクル１）と同様にアドレスカウンタ（ａ１３０
ば○番地から開始し、デコーダ（ａｌ ５０はアドレス
カウンタｆａＮｏが２ｒｎ−２ｎ番地となった時点でデ
ータ読み出しの終了を検知し、“Ｏ”となるパルスを出
力する。このパルス出力でアドレスカウンタ［ａ１３０
をＣ１ｅａｒｌ、、前記パルスの立ち上がりでＲＡＭ［
ａｌ ３０の状態信号Ａを”ｏ”とする。ＲＡＭ（ａｌ
ｌｏからの読み出し、ＲＡＭ［ｂｌ２０への書き込みが
完了した時点でＲＡＭｔａｌｌ ０をｖｖＲＩＴＥモー
ドに、 （ＲＡＭ（ｂｌ ２０をＲＥＡＤモ
ードに切り換え、次のサイクルに進む。
次のサイクル（第２図のサイクル３）では、データをＤ
−ＦＦ１１１でラッチし、双方向バッフ１１０２を通し
、ＲＡＭ（ａｌｌ ０に書き込む。この時アドレスカウ
ンタ（ａ１３０．デコーダ（ａｌ ５０ 、ＲＡＭ［ａ
１１０９ページ の状態信号Ｐは、前のサイクルＣ第２図のサイクル２）
でのアドレスカウンタ（ｂ）４０ 、デコーダ（ｂｌ６
０ 、 ＲＡＭ（ｂｌ２０の状態信号Ｑと同様の動作を
する。また、ＲＡＭ（ｂｌ２０は前のサイクルで書き込
んだデータを読み出し、双方向バッフ７１０３を通し、
Ｄ−ＦＦ１１２ で５ｙｆした後、装置ｍ２００ニ送シ
出す。このとき、アドレスカウンタ（ｂｌ４０゜デコー
ダ（ｂＪｅ ｏ 、 ＲＡＭ（ｂ）２ｏ ｔ：ｒ）状態
信号ｏｈ、前のサイクル（第２図のサイクル２）でのア
ドレスカウンタ（ａ１３０、デ：Ｆ −Ｉｆ （ａｌ
５０ 、 ＲＡＭ（ａｌ １０ ］状態信号Ｐと同様の
動作をする。これら一連の動作を繰り返し、装置Ｃｌ５
１ｏｏから装置（Ｙ１２００にデータを転送する。
−ＦＦ１１１でラッチし、双方向バッフ１１０２を通し
、ＲＡＭ（ａｌｌ ０に書き込む。この時アドレスカウ
ンタ（ａ１３０．デコーダ（ａｌ ５０ 、ＲＡＭ［ａ
１１０９ページ の状態信号Ｐは、前のサイクルＣ第２図のサイクル２）
でのアドレスカウンタ（ｂ）４０ 、デコーダ（ｂｌ６
０ 、 ＲＡＭ（ｂｌ２０の状態信号Ｑと同様の動作を
する。また、ＲＡＭ（ｂｌ２０は前のサイクルで書き込
んだデータを読み出し、双方向バッフ７１０３を通し、
Ｄ−ＦＦ１１２ で５ｙｆした後、装置ｍ２００ニ送シ
出す。このとき、アドレスカウンタ（ｂｌ４０゜デコー
ダ（ｂＪｅ ｏ 、 ＲＡＭ（ｂ）２ｏ ｔ：ｒ）状態
信号ｏｈ、前のサイクル（第２図のサイクル２）でのア
ドレスカウンタ（ａ１３０、デ：Ｆ −Ｉｆ （ａｌ
５０ 、 ＲＡＭ（ａｌ １０ ］状態信号Ｐと同様の
動作をする。これら一連の動作を繰り返し、装置Ｃｌ５
１ｏｏから装置（Ｙ１２００にデータを転送する。
第２図のサイクル２では、ＲＡＭ（ｂｌ ２０へのデー
タ書き込みが早く完了しているため、この時点でＲＡＭ
（ａｌｌ ００の状態信号ＰとＲＡＭ（ｂｌ ２０の状
態信号ＱのＥｘｏｌｕｓｉｖｅ ＯＲ出力（以降α■Ｑ
）と表す）は”ＯＨとなる。そして、ＲＡＭ（ａｌｌか
らのデータ読み出しが完了した時点で（ＰＯ＋Ｑ）は“
１″となシ、ＲＥＡＤ／ＷＲＩＴＲ：モードの切り換え
を行なう。
タ書き込みが早く完了しているため、この時点でＲＡＭ
（ａｌｌ ００の状態信号ＰとＲＡＭ（ｂｌ ２０の状
態信号ＱのＥｘｏｌｕｓｉｖｅ ＯＲ出力（以降α■Ｑ
）と表す）は”ＯＨとなる。そして、ＲＡＭ（ａｌｌか
らのデータ読み出しが完了した時点で（ＰＯ＋Ｑ）は“
１″となシ、ＲＥＡＤ／ＷＲＩＴＲ：モードの切り換え
を行なう。
１０ページ
第２図のサイクル４では、ＲＡＭ（ａｌｌ ０からのデ
ータ読み出しが早く完了するが、（Ｐ■Ｑ）の立ち上が
りでＲ１！：ＡＤ／ＷＲＩＴＥモードの切り換えを行な
っているため、ＲＡＭ（ｂｌ ２０ ｚのデータ書き込
みが完了した時点でＲＥＡＤ７ＷＲＩＴＥモードの切り
換えを行なっている。
ータ読み出しが早く完了するが、（Ｐ■Ｑ）の立ち上が
りでＲ１！：ＡＤ／ＷＲＩＴＥモードの切り換えを行な
っているため、ＲＡＭ（ｂｌ ２０ ｚのデータ書き込
みが完了した時点でＲＥＡＤ７ＷＲＩＴＥモードの切り
換えを行なっている。
第３図にはアドレスカウンタ（ａｌ、（ｂｌ３０，４０
のアクティブ状態の負論理積出力の立ち上がシをＲＥＡ
Ｄ／ＷＲＩＴＲ：モードの切り換えに用いた場合との比
較を示す。第３図のサイクル３の場合、ＲＡＭ（ａｌ
１０へのデータ書き込みが先に終わシ、その後ＲＡＭｂ
からのデータ読み出しが始まる。このため、サイクル３
では、アドレスカウンタ（ａ１３０のアクティブ状態が
１”となシ、再びｏ”となった後にアドレスカウンタ（
ｂ）４ｏのアクティブ状゛態が１”となり、アドレスカ
ウンタ（ａｌ 、 （ｂｌ３０．４０のアクティブ状態
の負の論理積出力はアドレスカウンタ（ａｌ ３０のア
クティブ状態がｏ″となったときに立ち上がり、ＲＥＡ
Ｄ／ＷＲＩＴＥモード切り換えの誤動作を生ずる。これ
に対し、本１１べ−７ 発明のＲＡＭｆａｌ 、 （ｂｌ １０ 、２０ の状
態信号のＥｘｃｌｕｓｉｖｅＯＲ出力の立ち上がりでＲ
ＥＡＤ／ ＷＲＩ ＴＥモードを切り換える方式では、
前記のような誤動作を生ずることはない。
のアクティブ状態の負論理積出力の立ち上がシをＲＥＡ
Ｄ／ＷＲＩＴＲ：モードの切り換えに用いた場合との比
較を示す。第３図のサイクル３の場合、ＲＡＭ（ａｌ
１０へのデータ書き込みが先に終わシ、その後ＲＡＭｂ
からのデータ読み出しが始まる。このため、サイクル３
では、アドレスカウンタ（ａ１３０のアクティブ状態が
１”となシ、再びｏ”となった後にアドレスカウンタ（
ｂ）４ｏのアクティブ状゛態が１”となり、アドレスカ
ウンタ（ａｌ 、 （ｂｌ３０．４０のアクティブ状態
の負の論理積出力はアドレスカウンタ（ａｌ ３０のア
クティブ状態がｏ″となったときに立ち上がり、ＲＥＡ
Ｄ／ＷＲＩＴＥモード切り換えの誤動作を生ずる。これ
に対し、本１１べ−７ 発明のＲＡＭｆａｌ 、 （ｂｌ １０ 、２０ の状
態信号のＥｘｃｌｕｓｉｖｅＯＲ出力の立ち上がりでＲ
ＥＡＤ／ ＷＲＩ ＴＥモードを切り換える方式では、
前記のような誤動作を生ずることはない。
このように、装置（ＸＨｏｏ、装置（２）２００の動Ｋ
ＲＥＡＤ／ＷＲＩＴＥモードを切り換えることができ、
正確にデータ転送を行なうことができる。
ＲＥＡＤ／ＷＲＩＴＥモードを切り換えることができ、
正確にデータ転送を行なうことができる。
本発明では、サイクル内での動作終了を検知する番地を
２ｍ−２ｎとした。−例として２ｍ−２ｎ＝１０２４と
すると、通常アビレフ０番地から開始すると１０２４番
目のデータは１０２３番地となる。ここで１０２３番地
をデコードしようとすると１０２３番地は２進表示で１
１１１１１１１１１となシ、１ｏビツトをデコードする
必要がある。この場合、各ビットの立ち上が９、または
立ち下が９のタイミングのずれによるディジタル回路特
有の誤動作を生ずる頻度が高くなる。しかし、本発明で
は１０２４番地をデコードするため（１０２４の２進表
示は１００００００００００ ）ＭＳＢ１ＳＢ１ビラト
ラデコードよいことになる。このため前記ディジタル回
路特有の誤動作を生ずることはほとんどない。他の例と
して２ｒｒ″−２ｍ＝７６８とすれば、７６８は２進表
示で１１００００００００であるので２ビツトをデコー
ドすればよいことになる。
２ｍ−２ｎとした。−例として２ｍ−２ｎ＝１０２４と
すると、通常アビレフ０番地から開始すると１０２４番
目のデータは１０２３番地となる。ここで１０２３番地
をデコードしようとすると１０２３番地は２進表示で１
１１１１１１１１１となシ、１ｏビツトをデコードする
必要がある。この場合、各ビットの立ち上が９、または
立ち下が９のタイミングのずれによるディジタル回路特
有の誤動作を生ずる頻度が高くなる。しかし、本発明で
は１０２４番地をデコードするため（１０２４の２進表
示は１００００００００００ ）ＭＳＢ１ＳＢ１ビラト
ラデコードよいことになる。このため前記ディジタル回
路特有の誤動作を生ずることはほとんどない。他の例と
して２ｒｒ″−２ｍ＝７６８とすれば、７６８は２進表
示で１１００００００００であるので２ビツトをデコー
ドすればよいことになる。
第１図の実施例は双方向であシ、装置Ｙから装置Ｘにも
同様にデータ転送を行なうことができるが、装置Ｘから
装置Ｙ１あるいは装置Ｙから装置Ｘへの片方向のデータ
転送装置でも同様の効果を生ずることは言うまでもない
。
同様にデータ転送を行なうことができるが、装置Ｘから
装置Ｙ１あるいは装置Ｙから装置Ｘへの片方向のデータ
転送装置でも同様の効果を生ずることは言うまでもない
。
発明の効果
以上のように本発明によれば、一対のＲＡＭ各′に専用
０ア）’ｖｘｈｆｙ７ｆｉ・デ°−′°を接続す
ｌることによシ、きわめて簡易な回路構成となシ、
一対のＲＡＭ状態を示す信号を容易に得ることもできる
。さらに、一対のＲＡＭ状態を示す信号のＥｘｃｌｕｓ
ｉｖｅ ＯＲ出力の立ち上がりで、一対のＲＡＭのＲＥ
ＡＤ／ Ｗｆｔ Ｉ ＴＥモードを同時に切り換えるこ
とによシ、正確なデータ転送装置を得ると１３６−ア。
０ア）’ｖｘｈｆｙ７ｆｉ・デ°−′°を接続す
ｌることによシ、きわめて簡易な回路構成となシ、
一対のＲＡＭ状態を示す信号を容易に得ることもできる
。さらに、一対のＲＡＭ状態を示す信号のＥｘｃｌｕｓ
ｉｖｅ ＯＲ出力の立ち上がりで、一対のＲＡＭのＲＥ
ＡＤ／ Ｗｆｔ Ｉ ＴＥモードを同時に切り換えるこ
とによシ、正確なデータ転送装置を得ると１３６−ア。
とができる。
Claims (2)
- （１）一方が書き込み状態のとき、他方は読み出し状態
である一対のＲＡＭと、それぞれのＲＡＭのアドレス端
子に接続する一対のアドレスカウンタと、前記アドレス
カウンタに接続される転送データ数を検出する一対のデ
コーダと、ＲＡＭにデータの書き込みを終えたとき“１
”となり、データの読み出しを終えたとき“０”となり
、前記デコーダに接続されるＲＡＭの状態を示す信号の
発生回路と、前記ＲＡＭの状態を示す信号のＥｘｃｌｕ
ｓｉｖｅ ＯＲ出力の立ち上がりで一対のＲＡＭのＲＥ
ＡＤ／ＷＲＩＴＥモードを同時に切り換えるＲＡＭモー
ド切換信号の発生回路と、前記ＲＡＭの入出力側にデー
タの転送方向を決める双方向バッファと、データの入出
力時にデータをラッチするＤ−フリップフロップとから
なるデータ転送装置。 - （２）デコーダは、転送データ数が２＾ｍ−２＾ｎ（ｍ
＞ｎ）で、アドレス０番地からデータ転送を行ない、２
＾ｍ−２＾ｎ番地をデコードすることにより、転送デー
タ数を検出する特許請求の範囲第１項記載のデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25672484A JPS61134855A (ja) | 1984-12-05 | 1984-12-05 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25672484A JPS61134855A (ja) | 1984-12-05 | 1984-12-05 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134855A true JPS61134855A (ja) | 1986-06-21 |
Family
ID=17296564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25672484A Pending JPS61134855A (ja) | 1984-12-05 | 1984-12-05 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440548A (ja) * | 1990-06-06 | 1992-02-10 | Pioneer Electron Corp | ディジタル信号プロセッサ |
| JPH04149598A (ja) * | 1990-10-12 | 1992-05-22 | Pioneer Electron Corp | 音場補正装置 |
-
1984
- 1984-12-05 JP JP25672484A patent/JPS61134855A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0440548A (ja) * | 1990-06-06 | 1992-02-10 | Pioneer Electron Corp | ディジタル信号プロセッサ |
| JPH04149598A (ja) * | 1990-10-12 | 1992-05-22 | Pioneer Electron Corp | 音場補正装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001666B1 (ko) | 소형 컴퓨터 시스템의 개량된 scsi 장치 | |
| KR970049545A (ko) | 프로그래머블 패리티 체킹 및 비교 회로 | |
| US7430695B2 (en) | Register file and its storage device | |
| EP0575829B1 (en) | Serial access memory with column address counter and pointers | |
| US6898101B1 (en) | Microcontroller with programmable logic on a single chip | |
| JPS61134855A (ja) | デ−タ転送装置 | |
| KR100558476B1 (ko) | 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터발생방법 | |
| US6510480B1 (en) | Data transfer circuit and data processing method using data transfer circuit for handling interruption processing | |
| JP3668188B2 (ja) | フリップフロップ回路 | |
| US6646465B2 (en) | Programmable logic device including bi-directional shift register | |
| TWI629684B (zh) | 記憶體裝置的行解碼器 | |
| JP2006148805A (ja) | 論理回路 | |
| JPH0235700A (ja) | メモリ回路 | |
| RU1805496C (ru) | Запоминающее устройство | |
| JPH0247038B2 (ja) | ||
| KR0170705B1 (ko) | 반도체 장치의 리던던시 디코더 | |
| KR0147702B1 (ko) | 고속 실행을 위한 기록용 선입선출 버퍼 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JP2753285B2 (ja) | 半導体記憶装置 | |
| KR940004576B1 (ko) | 마이크로 프로세서 사이의 데이타 교환회로 | |
| JP3254781B2 (ja) | 半導体装置 | |
| JP2595707B2 (ja) | メモリ装置 | |
| KR100647377B1 (ko) | 칼럼 카운터 | |
| JPS58210715A (ja) | フリツプフロツプ回路 | |
| JPH0736566B2 (ja) | シリアルデ−タの送信装置 |