JPS61287098A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル・コンピュータの一部として使用さ
れ、アドレス入力信号に従がって種々の出力信号を取ル
出すことができる記憶回路に関するＯ 〔従来技術〕 アドレス信号を与えることＫよシその信号内容に従って
選択される記憶部が決定され、その記憶部の内容に従り
て任意の出力信号を得ることができる記憶回路の回路構
成はよく知られている。第３図は記憶回路の従来例であ
る。後に第１図として示す本発明の一実施例との対比が
容易となるように提供する機能は第１図の機能と同一の
もＯＫしてある。説明を簡単にするために小規模な記憶
回路を例に掲げた。各々２ビツトで構成されるアドレス
・レジスタ１０１と１０２の出力はアドレスデコード部
１１０に″入力される。このとき、アドレス・レジスタ
出力線１本につき真と偽の２本の信号線をアドレス・デ
コーダに接続する。アドレス・レジスタのビット数がＮ
であるときアドレス入力線は２＊Ｎ本が必要となシ、ア
ドレスデコ−ド結果であるアドレス選択線は、２ＯＮ乗
本が必要と々る。即わち、Ｎビットのアドレス・レジス
タよって駆動される記憶回路のアドレスデコーダ部は、
２ＮＸ（２↑Ｎ）本の入出力線マトリクスによシ構成さ
れることとなる。第３図の従来例に　。

おいては、アドレス入力線としてム０およびＡＯの偽信
号人０／ｓＡＬム１／、人２、ム２／、人３゜Ａ３／の
計８本、アドレス選択線として１３１から１４６ｔでの
１１６本が必要となる。その結果、８×１０本の入出力
線マトリクスによ〕構成される。この値はアドレス・レ
ジスタのビット数に依存して一義的に決定される。

〔従来技術の問題点〕

しかしながら、記憶回路を応用する方法によりては多数
の異なるアドレスに同一の記憶内容を記憶させる場合が
ある。この場合、従来方法によると異なるアドレス選択
線によって駆動される記憶部のゲート構成が同一のもの
となる比率が高くなる。即ち、従来方法では与えるアド
レスと記憶内容との間に冗長性があったとしても、それ
を無視しているために無駄々部分があるととＫなシ記憶
回路の規模が大きくなる欠点があった。

〔問題点を解決するための手段〕

本発明ではアドレスデコード部に入力するアドレス入力
線の一部をアドレスデコード禁止入力信号として機能で
きるようにアドレスデコード部の回路を改良し、アドレ
スデコードに関し冗長性をとるかどうかを選択する機能
をアドレスデコーダに付加している。

〔実施例〕

本発明について図面を参照して説明する。第１図は本発
明の一実施例を示す回路図である。第２図は第１図で示
した本実施例および第３図で示した従来例におけるアド
レス入力と記憶回路出力との対応について示す真理値表
である。本発明における記憶回路はアドレスデコード部
１ｏと記憶部１１とで構成される。アドレスデコード部
１ｏの入力の一部に第３図で示した従来例の場合と同じ
くアドレスレジスタ１の出力の真と偽の信号人ｏ１ＡＯ
／％　Ａｌ１　ＡＩ／の計４本が接続され、他の入力と
してはアドレスデコード禁止入力２ｏが供給される。本
実施例ではアドレス・レジスタ２の出力をデコードした
出力線をデコード禁止入力として接続している＠図示し
た矢印は信号の入出力関係を表わしている。入力を示す
矢印位置から出力を示す矢印位置までがデコーダとして
の回路機能を果すゲート群であシ通常ＮＯＲゲートで構
成される。入力信号は丸印で示したＮＯＲゲートの１つ
人力にのみ供給される。

デコード禁止人力２０のうちＩＮＨＱ信号線はアドレス
・レジスタ２０Ａ２とＡ３の真出力Ａ２およびＡ３が入
力されるＮＯＲゲートの出力であ゛）、同様に、ＩＮＨ
ＩはＡ２の偽出力Ａ２／とＡ３、ｌＮＨ２はＡ２とＡ３
の偽出力人３／、ｌＮＨ３はＡ２とＡ３の偽出カム２／
およびＡ３／が入力されるＮＯＲゲート出力である。ア
ドレスデコード部１０は３１から３８で示すアドレス選
択線を出力し記憶部１１に供給する。

アドレスデコード部１０も同様にＮＯＲゲートで構成さ
れ、入力が接続される位置は丸印で示してある。アドレ
ス選択線３１はアドレス・レジスタム０および人１が入
力されるＮＯ几ゲートの出力であシ、３２はＡＯの偽出
力ＡＱ／およびＡ１とデコード禁止人力２ｏのうちｌＮ
Ｈ２およびｌＮＨ３が入力されるＮＯＲゲートの出力で
ある。

３３から３８のＮＯＲゲート入力の詳細は同様にして第
１図から読み取れるので説明を省略する。

記憶部１１もＮＯＲゲートによって構成され、出力線３
０のうち０ＵＴＯを出力するＮＯＲゲートの入力にはア
ドレス選択線３１，３４，３５，３６゜３８が接続され
、０ＵＴＩには３２．３３，３４．３５が１ＯＵＴ２に
は３３．３４，３６．３７が接続される。

このゲート配列は第２図で示した真理値表に従がって結
線されている。この真理値表によると。

アドレスＡＯとＡ１が共に「ｏ」である場合には、上位
のアドレスＡ２およびＡ３の値の如何にかかわらず出力
線３０のうち０ＵＴＱのみが活性化され出力を「１」と
する。則わち、アドレス「０」、「４」、「８」、「１
２」の４アドレス分の記憶回路出力は同一である。アド
レス選択線３１を出方するＮＯＲゲートにはデコード禁
止人力２０を接続しない。この結果、従来方法で必要と
した４本のアドレス選択線を１本にまとめることができ
る。

アドレス・デコードに対する冗長性がない場合には、ア
ドレス選択線３３，３４．３８にみられるようにデコー
ド禁止入力のうち１本のみをアドレスデコーダを構成す
るＮＯＲゲートに接続しないようにすればよい。

〔発明の効果〕

第３図に示す従来例では、１個のアドレスについて必ら
ず１本のアドレス選択線を必要としたが、本発明ではデ
コード禁止入力の接続方法を変化させることＫよってア
ドレス選択線の本数を減らすことができる。

第１図において記憶回路として読み出し専用記憶回路を
取シ上げたが、本発明はアドレスデコード方法に関する
ので書き込み可能な記憶回路においても適用できる。ま
た、デコード禁止入力としてアドレスデコード出力を使
用しているが、それに限らず、どのような種類の信号を
デコード禁止入力としてアドレスデコード部に供給して
も良いことは明らかである。

【図面の簡単な説明】

第１図は本発明における一実施例について示した回路図
、第２図は本発明の一実施例および第３図で示す従来例
におけるゲート構成を決定する際に使用した記憶回路の
真理値パターン図、第３図は第１図と同じ機能を持つ従
来例について示した回路図である。 １．２，１０１，１０２・・・・・・アドレスレジスタ
、１０゜１１０・・・・・・アドレスデコード部、１１
，１１１・・・・・・記憶部。

Claims (1)

【特許請求の範囲】
1. 　入力されるアドレス信号をデコードし、デコード出力
   である多数本のアドレス選択線のうち所定のもののみを
   活性化するアドレスデコード部と、上記アドレス選択線
   が結合され、活性化されたアドレス選択線が接続されて
   いる論理ゲートの出力線のみが能動的となるように論理
   ゲート群が配列してある記憶部とを持つ記憶回路におい
   て、上記アドレスデコード部にはアドレスデコードの冗
   長をとるか否かを決定する多数本のデコード禁止入力が
   アドレス入力線の一部として接続されていることを特徴
   とする記憶回路。