JPH0247770B2 - Maikuropuroguramuseigyosochi - Google Patents
MaikuropuroguramuseigyosochiInfo
- Publication number
- JPH0247770B2 JPH0247770B2 JP10528184A JP10528184A JPH0247770B2 JP H0247770 B2 JPH0247770 B2 JP H0247770B2 JP 10528184 A JP10528184 A JP 10528184A JP 10528184 A JP10528184 A JP 10528184A JP H0247770 B2 JPH0247770 B2 JP H0247770B2
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- output
- instruction
- state
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Description
【発明の詳細な説明】
産業上の利用分野
本発明は自由度の大きいステートの分岐或いは
共用が可能なマイクロプログラム制御方式に関す
る。
共用が可能なマイクロプログラム制御方式に関す
る。
従来の構成とその問題点
マイクロプログラムによる制御方式は命令のス
テートと共用することで全体のステート数を減少
させることが可能であるが、ステートの分岐条件
が多くなると分岐制御回路が複雑になつてしま
う。
テートと共用することで全体のステート数を減少
させることが可能であるが、ステートの分岐条件
が多くなると分岐制御回路が複雑になつてしま
う。
従来のマイクロプログラム制御方式の従来例を
第１図及び第２図を参照しながら説明する。
第１図及び第２図を参照しながら説明する。
図において、１は命令コードを一時記憶する命
令レジスタ（IR）、２はその出力をデコードする
PLA形式のデコーダ（PLA dec.）、３は次に実
行すべきステートのアドレス（NXTADR）と、
分岐条件（BRCOND）と、分岐の有無を示すフ
ラグ（FLAG）と、命令レジスタ１の出力の一部
とを入力し、分岐先を後記マイクロ命令ポインタ
にセツトする分岐制御回路（BRC）、４は現在実
行中のステートのアドレスを一時記憶するマイク
ロ命令ポインタ（MIP）、５はその出力をデコー
ドするROM形式のデコーダ（ROM dec.）、６は
命令の最初のステートだけ前記PLA形式のデコ
ーダ２の出力を選択し、その後のステートでは前
記ROM形式のデコーダ５の出力を選択する選択
信号線、７はPLA形式デコーダ２或いはROM形
式デコーダ５の出力をエンコードするエンコーダ
である。このエンコーダ７の出力の一部が
NXTADR信号として分岐制御回路３に加えられ
ている。
令レジスタ（IR）、２はその出力をデコードする
PLA形式のデコーダ（PLA dec.）、３は次に実
行すべきステートのアドレス（NXTADR）と、
分岐条件（BRCOND）と、分岐の有無を示すフ
ラグ（FLAG）と、命令レジスタ１の出力の一部
とを入力し、分岐先を後記マイクロ命令ポインタ
にセツトする分岐制御回路（BRC）、４は現在実
行中のステートのアドレスを一時記憶するマイク
ロ命令ポインタ（MIP）、５はその出力をデコー
ドするROM形式のデコーダ（ROM dec.）、６は
命令の最初のステートだけ前記PLA形式のデコ
ーダ２の出力を選択し、その後のステートでは前
記ROM形式のデコーダ５の出力を選択する選択
信号線、７はPLA形式デコーダ２或いはROM形
式デコーダ５の出力をエンコードするエンコーダ
である。このエンコーダ７の出力の一部が
NXTADR信号として分岐制御回路３に加えられ
ている。
第２図に示すように３種の命令ａ、ｂ、ｃがあ
り、第２ステートで、それぞれの命令毎に演算モ
ードが異なり、かつ４つのアドレツシングモード
を持つ場合には、最初のPLA形式デコーダ２に
よる制御からROM形式デコーダ５の制御に移行
する際、12方向の分岐する必要がある。その場合
一般に命令レジスタ１の出力の一部を分岐先アド
レスに組込み、マイクロ命令ポインタ４にセツト
する機能が分岐制御回路３に必要である。
り、第２ステートで、それぞれの命令毎に演算モ
ードが異なり、かつ４つのアドレツシングモード
を持つ場合には、最初のPLA形式デコーダ２に
よる制御からROM形式デコーダ５の制御に移行
する際、12方向の分岐する必要がある。その場合
一般に命令レジスタ１の出力の一部を分岐先アド
レスに組込み、マイクロ命令ポインタ４にセツト
する機能が分岐制御回路３に必要である。
なお第２図で黒丸はPLA dec.使用、白丸は
ROM dec.使用を示している。
ROM dec.使用を示している。
従来の方式ではステートの合流は簡単に行なえ
るが、分岐には分岐制御回路に多くのハードウエ
アを必要とし、しかも第２Ａに示すように第２ス
テートのデコード数が増加するという問題点があ
つた。
るが、分岐には分岐制御回路に多くのハードウエ
アを必要とし、しかも第２Ａに示すように第２ス
テートのデコード数が増加するという問題点があ
つた。
またPLA形式デコーダだけを用いた場合には、
第２図Ｂに示すように第２ステートで複数のデコ
ード線を同時にイネーブルすることができるので
第２ステートのデコード数は減少するが、ステー
トの共用が困難な為第４ステートのように同じ処
理をするステートでも命令毎にデコードしなけれ
ばならないという問題点があつた。
第２図Ｂに示すように第２ステートで複数のデコ
ード線を同時にイネーブルすることができるので
第２ステートのデコード数は減少するが、ステー
トの共用が困難な為第４ステートのように同じ処
理をするステートでも命令毎にデコードしなけれ
ばならないという問題点があつた。
発明の目的
本発明は上間問題点を解消するもので、ステー
トの共用により命令全体のステート数を減少さ
せ、かつステートの分岐制御回路を簡単化するマ
イクロプログラム制御装置を提供することを目的
とする。
トの共用により命令全体のステート数を減少さ
せ、かつステートの分岐制御回路を簡単化するマ
イクロプログラム制御装置を提供することを目的
とする。
発明の構成
本発明は、命令コードを一時記憶する命令レジ
スタと、現在実行中のマイクロ命令のアドレスを
保持し、このマイクロ命令の実行終了時にアドレ
スの一部を一定量だけ更新し、かつ命令の実行終
了時には少なくとも一部の内容をクリアするマイ
クロ命令ポインタと、前記命令レジスタの出力と
マイクロ命令ポインタの出力とを入力してデコー
ドするPLA形式のデコーダと、次に実行すべき
ステートのアドレスとステート分岐条件を示す信
号と分岐の有無を示すフラグとを入力とし、分岐
先アドレスを変更する分岐制御回路と、分岐先ス
テートのアドレスを一時記憶する前記マイクロ命
令ポインタと、前記マイクロ命令ポインタの出力
をデコードするROM形式のデコーダと、前記
PLA形式デコーダの出力か或いは前記ROM形式
デコーダの出力のうちどちらかを選択するかを示
す選択手段を有したマイクロプログラム制御装置
であり、命令全体のステート数を減少させ、簡単
な分岐制御回路で自由度の大きいステートの分岐
或いは共用を可能にすることができるものであ
る。
スタと、現在実行中のマイクロ命令のアドレスを
保持し、このマイクロ命令の実行終了時にアドレ
スの一部を一定量だけ更新し、かつ命令の実行終
了時には少なくとも一部の内容をクリアするマイ
クロ命令ポインタと、前記命令レジスタの出力と
マイクロ命令ポインタの出力とを入力してデコー
ドするPLA形式のデコーダと、次に実行すべき
ステートのアドレスとステート分岐条件を示す信
号と分岐の有無を示すフラグとを入力とし、分岐
先アドレスを変更する分岐制御回路と、分岐先ス
テートのアドレスを一時記憶する前記マイクロ命
令ポインタと、前記マイクロ命令ポインタの出力
をデコードするROM形式のデコーダと、前記
PLA形式デコーダの出力か或いは前記ROM形式
デコーダの出力のうちどちらかを選択するかを示
す選択手段を有したマイクロプログラム制御装置
であり、命令全体のステート数を減少させ、簡単
な分岐制御回路で自由度の大きいステートの分岐
或いは共用を可能にすることができるものであ
る。
実施例の説明
第３図は本発明の一実施例におけるマイクロプ
ログラム制御装置の構成を示すものであり、１と
５と６と７は従来例と同じ、３２はマイクロ命令
ポインタの一部を入力としているほかは従来例の
PLA形式デコーダ２と同じ、３３は次に実行す
べきステートのアドレスと、分岐条件と、分岐の
有無を示すグラフとを入力とし、分岐アドレスを
決定する分岐制御回路で、従来例と異なり命令レ
ジスタ１の出力を入力していない。３４は分岐先
ステートのアドレスを一時記憶するマイクロ命令
ポインタで、後記ゲート３８により命令の最終実
行サイクルでリセツトされる。ゲート３８は前記
マイクロ命令ポインタ３４をリセツトするゲート
である。３９は命令の最終実行サイクルを示す
LAST信号、３１０はROM形式デコーダ５の出
力を使用することを示すUSEROM信号である。
ログラム制御装置の構成を示すものであり、１と
５と６と７は従来例と同じ、３２はマイクロ命令
ポインタの一部を入力としているほかは従来例の
PLA形式デコーダ２と同じ、３３は次に実行す
べきステートのアドレスと、分岐条件と、分岐の
有無を示すグラフとを入力とし、分岐アドレスを
決定する分岐制御回路で、従来例と異なり命令レ
ジスタ１の出力を入力していない。３４は分岐先
ステートのアドレスを一時記憶するマイクロ命令
ポインタで、後記ゲート３８により命令の最終実
行サイクルでリセツトされる。ゲート３８は前記
マイクロ命令ポインタ３４をリセツトするゲート
である。３９は命令の最終実行サイクルを示す
LAST信号、３１０はROM形式デコーダ５の出
力を使用することを示すUSEROM信号である。
以上のように構成された本実施例のマイクロプ
ログラム制御装置について以下、動作について説
明する。
ログラム制御装置について以下、動作について説
明する。
第４図に示すように２サイクルで実行する命令
１と３サイクルで実行する命令２があり、命令
１、命令２共最後のサイクルでROM形式のデコ
ーダ５の出力を選択して使う命令である。すなわ
ち命令１の第２ステートと命令２の第３ステート
については選択手段により信号３１０は次のステ
ートでROM形式のデコード５の出力を使う時に
イネーブルとなるので、それをタイミングS1でデ
イレーさせたROMST信号６は命令デコードのう
ちROM形式のデコーダ５の出力を選択するサイ
クルにイネーブルとなる。従つてそのサイクルで
はデコーダ５の出力をエンコードして制御信号
Sig１が作られる。命令１の第１ステートと命令
２の第１ステート及び第２ステートは、その逆で
デコーダ３２の出力をエンコードして制御信号
Sig１が作られる。
１と３サイクルで実行する命令２があり、命令
１、命令２共最後のサイクルでROM形式のデコ
ーダ５の出力を選択して使う命令である。すなわ
ち命令１の第２ステートと命令２の第３ステート
については選択手段により信号３１０は次のステ
ートでROM形式のデコード５の出力を使う時に
イネーブルとなるので、それをタイミングS1でデ
イレーさせたROMST信号６は命令デコードのう
ちROM形式のデコーダ５の出力を選択するサイ
クルにイネーブルとなる。従つてそのサイクルで
はデコーダ５の出力をエンコードして制御信号
Sig１が作られる。命令１の第１ステートと命令
２の第１ステート及び第２ステートは、その逆で
デコーダ３２の出力をエンコードして制御信号
Sig１が作られる。
命令２のように第２ステートまでPLA形式の
デコーダ３２の出力を選択可能にすることによ
り、第５図に示すように命令毎に演算モードを決
定するデコード線とアドレツシングモードを決定
するデコード線を分けることができる。なお、第
５図で黒丸はPLA dec.使用、白丸はROM dec.
使用を示している。従つて例えばアドレツシング
モード２を使う命令ａの場合には、adrm2を出力
するデコード線と、命令ａの演算モードを出力す
るデコード線とをステート２で同時に出力する。
従来例ではステート２が、ROM形式のデコード
５から出力するので、同時に２本のデコード線を
出力することはできない。また、従来例では、第
２図Ａに示すように、第１ステートから第２ステ
ートへの移行には12方向の分岐が必要であり、こ
の分岐を制御するため一般に、命令レジスタ１に
格納されている命令コードの一部を使用して第２
ステートのマイクロ命令アドレスを決定してい
た。しかし、本発明では、第２ステート以降も
PLAデコーダ３２でデコードすることにより、
命令レジスタ１の一部の出力を分岐制御回路３３
へ入力することを不要にしている。また、第２図
Ｂに示すように、第２ステート以降でPLA形式
のデコーダからマイクロ命令を生成する場合に、
従来では、ステートを識別するための専用ステー
トカウンタを必要としていたが、ビツトの一部を
カウンタ構成としたマイクロ命令ポインタ３２を
用い、その出力をPLA形式のデコーダ３２に入
力することにより、専用のステートカウンタを不
要としている。
デコーダ３２の出力を選択可能にすることによ
り、第５図に示すように命令毎に演算モードを決
定するデコード線とアドレツシングモードを決定
するデコード線を分けることができる。なお、第
５図で黒丸はPLA dec.使用、白丸はROM dec.
使用を示している。従つて例えばアドレツシング
モード２を使う命令ａの場合には、adrm2を出力
するデコード線と、命令ａの演算モードを出力す
るデコード線とをステート２で同時に出力する。
従来例ではステート２が、ROM形式のデコード
５から出力するので、同時に２本のデコード線を
出力することはできない。また、従来例では、第
２図Ａに示すように、第１ステートから第２ステ
ートへの移行には12方向の分岐が必要であり、こ
の分岐を制御するため一般に、命令レジスタ１に
格納されている命令コードの一部を使用して第２
ステートのマイクロ命令アドレスを決定してい
た。しかし、本発明では、第２ステート以降も
PLAデコーダ３２でデコードすることにより、
命令レジスタ１の一部の出力を分岐制御回路３３
へ入力することを不要にしている。また、第２図
Ｂに示すように、第２ステート以降でPLA形式
のデコーダからマイクロ命令を生成する場合に、
従来では、ステートを識別するための専用ステー
トカウンタを必要としていたが、ビツトの一部を
カウンタ構成としたマイクロ命令ポインタ３２を
用い、その出力をPLA形式のデコーダ３２に入
力することにより、専用のステートカウンタを不
要としている。
また最終ステート（第４ステート）はROM
dec.を使用するので、第２図Ｂのようにそれぞれ
の命令毎にデコードする必要はない。
dec.を使用するので、第２図Ｂのようにそれぞれ
の命令毎にデコードする必要はない。
以上のように複数本のデコーダを同時に出力で
きるというPLA形式デコーダの長所と、次ステ
ートに自由に分岐できるというROM形式デコー
ダの長所とを兼備えることにより命令全体のステ
ート数つまりデコード線を大幅に減少させること
ができる。
きるというPLA形式デコーダの長所と、次ステ
ートに自由に分岐できるというROM形式デコー
ダの長所とを兼備えることにより命令全体のステ
ート数つまりデコード線を大幅に減少させること
ができる。
発明の効果
本発明は、第２ステート以降もPLAデコーダ
でデコードすることにより、命令レジスタの一部
の出力を分岐制御回路へ入力することを不要に
し、分岐制御回路を簡単化するものである。ま
た、ビツトの一部をカウンタ構成としたマイクロ
命令ポインタを用い、その出力をPLA形式のデ
コーダに入力することにより、第２ステート以降
でPLA形式のデコーダからマイクロ命令を生成
する場合の専用のステートカウンタを不要とし、
ハードウエアの削減を図るものである。従つてそ
の実用的効果は大きい。
でデコードすることにより、命令レジスタの一部
の出力を分岐制御回路へ入力することを不要に
し、分岐制御回路を簡単化するものである。ま
た、ビツトの一部をカウンタ構成としたマイクロ
命令ポインタを用い、その出力をPLA形式のデ
コーダに入力することにより、第２ステート以降
でPLA形式のデコーダからマイクロ命令を生成
する場合の専用のステートカウンタを不要とし、
ハードウエアの削減を図るものである。従つてそ
の実用的効果は大きい。
第１図は従来のマイクロプログラム制御装置の
ブロツク図、第２図Ａ，Ｂは従来例のステートの
分岐を説明する為のステート分岐図、第３図は本
発明における一実施例のマイクロプログラム制御
装置のブロツク図、第４図は同実施例の動作を説
明する為のタイミング図、第５図は同実施例のス
テートの分岐を説明するためのステート分岐図で
ある。 １……命令レジスタ、３２……PLA形式デコ
ーダ（第１のデコーダ）、３３……分岐制御回路、
３４……マイクロ命令ポインタ、５……ROM形
式デコーダ（第２のデコーダ）、６……選択信号、
７……エンコーダ。
ブロツク図、第２図Ａ，Ｂは従来例のステートの
分岐を説明する為のステート分岐図、第３図は本
発明における一実施例のマイクロプログラム制御
装置のブロツク図、第４図は同実施例の動作を説
明する為のタイミング図、第５図は同実施例のス
テートの分岐を説明するためのステート分岐図で
ある。 １……命令レジスタ、３２……PLA形式デコ
ーダ（第１のデコーダ）、３３……分岐制御回路、
３４……マイクロ命令ポインタ、５……ROM形
式デコーダ（第２のデコーダ）、６……選択信号、
７……エンコーダ。
Claims (1)
- １ 命令コードを一時記憶する命令レジスタと、
現在実行中のマイクロ命令のアドレスを保持し、
前記マイクロ命令の実行終了時にアドレスの一部
を一定量だけ更新し、かつ命令の実行終了時には
全内容をクリアするマイクロ命令ポインタと、前
記命令レジスタの出力と前記マイクロ命令ポイン
タの一部とを入力してデコードするプログラマブ
ルロジツクアレーを用いた第１のデコーダと、前
記マイクロ命令ポインタの出力を入力し、デコー
ドする第２のデコーダと、前記第１のデコーダの
出力と前記第２のデコーダの出力とを選択して出
力する選択手段と、前記選択手段により選択され
た出力をエンコードして制御信号を生成するエン
コーダと、次に実行すべきマイクロ命令のアドレ
スとマイクロ命令の分岐条件を示す信号と分岐の
有無を示すフラグとを入力し、次に実行するマイ
クロ命令のアドレスを前記マイクロ命令ポインタ
に格納する分岐制御手段を備えたことを特徴とす
るマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528184A JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528184A JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250436A JPS60250436A (ja) | 1985-12-11 |
| JPH0247770B2 true JPH0247770B2 (ja) | 1990-10-22 |
Family
ID=14403289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10528184A Expired - Lifetime JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247770B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449457U (ja) * | 1990-08-31 | 1992-04-27 |
-
1984
- 1984-05-24 JP JP10528184A patent/JPH0247770B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449457U (ja) * | 1990-08-31 | 1992-04-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60250436A (ja) | 1985-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |