JPS6226725B2 - - Google Patents
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- Publication number
- JPS6226725B2 JPS6226725B2 JP56128223A JP12822381A JPS6226725B2 JP S6226725 B2 JPS6226725 B2 JP S6226725B2 JP 56128223 A JP56128223 A JP 56128223A JP 12822381 A JP12822381 A JP 12822381A JP S6226725 B2 JPS6226725 B2 JP S6226725B2
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- JP
- Japan
- Prior art keywords
- control
- memory
- output
- microprogram
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- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Description
【発明の詳細な説明】
本発明は、演算処理装置の制御用マイクロプロ
グラム制御装置、特にマイクロプログラムの最初
のステツプを制御することの可能なマイクロプロ
グラム制御装置に関する。
グラム制御装置、特にマイクロプログラムの最初
のステツプを制御することの可能なマイクロプロ
グラム制御装置に関する。
演算処理装置を制御するマイクロプログラム制
御装置において、通常マイクロ命令は制御メモリ
に格納されており、順次読み出されて実行され
る。従来の技術では、マイクロ命令のオペレーシ
ヨンコードに応答し、これをハードウエアでデコ
ードして演算処理装置の制御を行こなつていた。
ところで、このような制御は、メモリデコーダの
使用によつてハード量を低減させ、デコードの機
能に柔軟性をもたせることができる。しかし乍
ら、近年、クロツクサイクルの高速化にともなつ
て、メモリデコーダの出力によつては直接演算処
理装置を制御することができない。そこで、メモ
リデコーダの出力を、一旦レジスタで受け、この
レジスタの出力により演算処理装置の制御を行う
ようになつた。そのために、マイクロプログラム
の最初のステツプの制御ができないという不都合
を招くことになつた。
御装置において、通常マイクロ命令は制御メモリ
に格納されており、順次読み出されて実行され
る。従来の技術では、マイクロ命令のオペレーシ
ヨンコードに応答し、これをハードウエアでデコ
ードして演算処理装置の制御を行こなつていた。
ところで、このような制御は、メモリデコーダの
使用によつてハード量を低減させ、デコードの機
能に柔軟性をもたせることができる。しかし乍
ら、近年、クロツクサイクルの高速化にともなつ
て、メモリデコーダの出力によつては直接演算処
理装置を制御することができない。そこで、メモ
リデコーダの出力を、一旦レジスタで受け、この
レジスタの出力により演算処理装置の制御を行う
ようになつた。そのために、マイクロプログラム
の最初のステツプの制御ができないという不都合
を招くことになつた。
本発明の目的は、演算処理装置に対し、マイク
ロプログラムの最初のステツプの制御を行なうた
めの専用のメモリデコーダを設け、このメモリデ
コーダの出力と第２ステツプ以後の制御を行なう
メモリデコーダの出力とを選択することによつ
て、上記従来の欠点を除去し、マイクロプログラ
ムの最初のステツプを容易に制御できるようにし
たマイクロプログラム制御装置を提供することに
ある。
ロプログラムの最初のステツプの制御を行なうた
めの専用のメモリデコーダを設け、このメモリデ
コーダの出力と第２ステツプ以後の制御を行なう
メモリデコーダの出力とを選択することによつ
て、上記従来の欠点を除去し、マイクロプログラ
ムの最初のステツプを容易に制御できるようにし
たマイクロプログラム制御装置を提供することに
ある。
本発明によれば、複数のマイクロ命令を格納
し、これらのマイクロ命令のうちからマイクロプ
ログラムの最初のマイクロ命令およびそれに後続
するマイクロ命令を、それぞれ各マクロ命令のオ
ペレーシヨンコードのデコード情報から得られる
アドレスおよび別に設けられたアドレス手段を介
して得られるアドレスによつて選択的に読出する
ようにした制御メモリと、該制御メモリから読出
されたマイクロ命令をうける第１の制御レジスタ
と、マイクロプログラムの最初のステツプを制御
する情報を格納し、該情報を前記各マクロ命令の
オペレーシヨンコードのデコード情報から得られ
るアドレスによつて読出するようにした第１のメ
モリデコーダと、マイクロプログラムの第２ステ
ツプ以後の制御情報を格納し、該情報を前記制御
レジスタのマイクロ命令の一部から得られるアド
レスによつて読出すようにした第２のメモリデコ
ーダと、前記第１のメモリデコーダの出力と前記
第２のメモリデコーダの出力を選択する手段と、
該選択手段により選択された出力をうける第２の
制御レジスタとを備え、該第２の制御レジスタの
出力と前記第１の制御レジスタからのマイクロ命
令とによつて演算処理装置を制御することを特徴
としたマイクロプログラム制御装置が得られる。
し、これらのマイクロ命令のうちからマイクロプ
ログラムの最初のマイクロ命令およびそれに後続
するマイクロ命令を、それぞれ各マクロ命令のオ
ペレーシヨンコードのデコード情報から得られる
アドレスおよび別に設けられたアドレス手段を介
して得られるアドレスによつて選択的に読出する
ようにした制御メモリと、該制御メモリから読出
されたマイクロ命令をうける第１の制御レジスタ
と、マイクロプログラムの最初のステツプを制御
する情報を格納し、該情報を前記各マクロ命令の
オペレーシヨンコードのデコード情報から得られ
るアドレスによつて読出するようにした第１のメ
モリデコーダと、マイクロプログラムの第２ステ
ツプ以後の制御情報を格納し、該情報を前記制御
レジスタのマイクロ命令の一部から得られるアド
レスによつて読出すようにした第２のメモリデコ
ーダと、前記第１のメモリデコーダの出力と前記
第２のメモリデコーダの出力を選択する手段と、
該選択手段により選択された出力をうける第２の
制御レジスタとを備え、該第２の制御レジスタの
出力と前記第１の制御レジスタからのマイクロ命
令とによつて演算処理装置を制御することを特徴
としたマイクロプログラム制御装置が得られる。
次に、本発明によるマイクロプログラム制御装
置について、図面を参照して詳細に説明する。
置について、図面を参照して詳細に説明する。
第１図は本発明による実施例の構成をブロツク
図により示したものである。この図において、制
御メモリ２は、第１制御メモリ２１、第２制御メ
モリ２２、第１制御メモリ２１と第２制御メモリ
２２の出力を選択する選択回路２３、そして第２
制御メモリ２２のアドレス手段２４とによつて構
成される。このうち、第１制御メモリ２１にはマ
イクロプログラムの最初のマイクロ命令が格納さ
れており、各マクロ命令のオペレーシヨンコード
部１からのデコード情報によつてアドレスが与え
られ、各マクロ命令に応答してマイクロプログラ
ムの最初のマイクロ命令が実行される。第２制御
メモリ２２には、第１制御メモリ２１のマイクロ
命令に後続するマイクロ命令が格納されている。
アドレス手段２４は、制御レジスタ３の出力の一
部、あるいは信号線１１８，１１９を介し、加算
器２４ａで加算された値を格納するレジスタ２４
ｂの出力のうち、いずれかを選択回路２４ｃで選
択して、第２制御メモリ２２のアドレスとしてい
る。制御レジスタ３は選択回路２３で選択された
第１制御メモリ２１、あるいは第２制御メモリ２
２のマイクロ命令を受けるレジスタである。
図により示したものである。この図において、制
御メモリ２は、第１制御メモリ２１、第２制御メ
モリ２２、第１制御メモリ２１と第２制御メモリ
２２の出力を選択する選択回路２３、そして第２
制御メモリ２２のアドレス手段２４とによつて構
成される。このうち、第１制御メモリ２１にはマ
イクロプログラムの最初のマイクロ命令が格納さ
れており、各マクロ命令のオペレーシヨンコード
部１からのデコード情報によつてアドレスが与え
られ、各マクロ命令に応答してマイクロプログラ
ムの最初のマイクロ命令が実行される。第２制御
メモリ２２には、第１制御メモリ２１のマイクロ
命令に後続するマイクロ命令が格納されている。
アドレス手段２４は、制御レジスタ３の出力の一
部、あるいは信号線１１８，１１９を介し、加算
器２４ａで加算された値を格納するレジスタ２４
ｂの出力のうち、いずれかを選択回路２４ｃで選
択して、第２制御メモリ２２のアドレスとしてい
る。制御レジスタ３は選択回路２３で選択された
第１制御メモリ２１、あるいは第２制御メモリ２
２のマイクロ命令を受けるレジスタである。
第１メモリデコーダ４は、マイクロプログラム
の最初のステツプの制御を専用に行こなう情報の
格納されているメモリを活用したデコーダであ
り、各マクロ命令のオペレーシヨンコードのデコ
ード情報によりアドレスが与えられると、各マク
ロ命令に応答して演算処理装置８に対しマイクロ
プログラムの最初のステツプの制御を行う。第２
メモリデコーダ５は、マイクロプログラムの第２
ステツプ以後の制御情報の格納されているメモリ
を活用したデコーダであり、制御レジスタ３のマ
イクロ命令の一部からアドレスを与えられ、演算
処理装置８に対してマイクロプログラムの第２ス
テツプ以後の制御を順次行なう。選択回路６は、
演算処理装置８に対して各マクロ命令に応答して
実行されるマイクロプログラムの最初のステツプ
を制御するときは第１メモリデコーダ４の出力を
選択し、マイクロプログラムの第２ステツプ以後
のステツプを制御するときは第２メモリデコーダ
５の出力を選択する。制御レジスタ７は、選択回
路６で選択された第１メモリデコーダ４の出力、
あるいは第２メモリデコーダ５の出力を受け、こ
の出力によつて演算処理装置８の制御を行なう。
の最初のステツプの制御を専用に行こなう情報の
格納されているメモリを活用したデコーダであ
り、各マクロ命令のオペレーシヨンコードのデコ
ード情報によりアドレスが与えられると、各マク
ロ命令に応答して演算処理装置８に対しマイクロ
プログラムの最初のステツプの制御を行う。第２
メモリデコーダ５は、マイクロプログラムの第２
ステツプ以後の制御情報の格納されているメモリ
を活用したデコーダであり、制御レジスタ３のマ
イクロ命令の一部からアドレスを与えられ、演算
処理装置８に対してマイクロプログラムの第２ス
テツプ以後の制御を順次行なう。選択回路６は、
演算処理装置８に対して各マクロ命令に応答して
実行されるマイクロプログラムの最初のステツプ
を制御するときは第１メモリデコーダ４の出力を
選択し、マイクロプログラムの第２ステツプ以後
のステツプを制御するときは第２メモリデコーダ
５の出力を選択する。制御レジスタ７は、選択回
路６で選択された第１メモリデコーダ４の出力、
あるいは第２メモリデコーダ５の出力を受け、こ
の出力によつて演算処理装置８の制御を行なう。
上記のように構成された実施例の動作につい
て、第２図のタイムチヤートを参照して以下に説
明する。まず、前マクロ命令に応答して実行され
たマイクロプログラムの最後のステツプE0にお
いて、次に実行されるマクロ命令のオペレーシヨ
ンコードのデコード情報により信号線１０１を介
してアドレスが第１制御メモリ２１に与えられる
と、ここから得られたマイクロ命令は信号線１０
２、選択回路２３、および信号線１０３を介して
制御レジスタ３に与えられる。それと同時に、第
１メモリデコーダ４には、実行されるマクロ命令
のオペレーシヨンコードのデコード情報により信
号線１０４を介してアドレスが与えられ、そのデ
コード出力は信号線１０５、選択回路６、および
信号線１０６を介して制御レジスタ７で受けられ
る。このとき、演算処理装置８には、実行するマ
クロ命令のオペレーシヨンコードのデコード情報
の一部と、第１メモリデコーダ４の１部の出力と
がそれぞれ信号線１０７および１０８を介して与
えられ、これによつてマイクロプログラムの最初
のステツプの動作準備のための制御が行われる。
て、第２図のタイムチヤートを参照して以下に説
明する。まず、前マクロ命令に応答して実行され
たマイクロプログラムの最後のステツプE0にお
いて、次に実行されるマクロ命令のオペレーシヨ
ンコードのデコード情報により信号線１０１を介
してアドレスが第１制御メモリ２１に与えられる
と、ここから得られたマイクロ命令は信号線１０
２、選択回路２３、および信号線１０３を介して
制御レジスタ３に与えられる。それと同時に、第
１メモリデコーダ４には、実行されるマクロ命令
のオペレーシヨンコードのデコード情報により信
号線１０４を介してアドレスが与えられ、そのデ
コード出力は信号線１０５、選択回路６、および
信号線１０６を介して制御レジスタ７で受けられ
る。このとき、演算処理装置８には、実行するマ
クロ命令のオペレーシヨンコードのデコード情報
の一部と、第１メモリデコーダ４の１部の出力と
がそれぞれ信号線１０７および１０８を介して与
えられ、これによつてマイクロプログラムの最初
のステツプの動作準備のための制御が行われる。
マクロ命令に応答して実行されるマイクロプロ
グラムの最初のステツプE1においては、制御レ
ジスタの最初のマイクロ命令の一部が信号線１０
９を介して選択回路２４ｃで選択され、信号線１
１６によりアドレスとして第２制御メモリ２２に
与えられる。そして、第２制御メモリ２２から前
マイクロ命令に後続するマイクロ命令が信号線１
１０、選択回路２３、および信号線１０３を介し
て制御レジスタ３に与えられる。それと同時に、
制御レジスタ３のマイクロ命令の一部により信号
線１１１を介してアドレスが第２メモリデコーダ
５に与えられる。そして、第２メモリデコーダ５
の出力は信号線１１２、選択回路６、および信号
線１０６を介して制御レジスタ７により受けられ
る。このとき、制御レジスタ７で受けられた第１
メモリデコーダ４の出力と、第２メモリデコーダ
５の一部の直接出力と、制御レジスタ３の出力の
一部とは、それぞれ信号線１１３，１１４、およ
び１１５を介して演算処理装置８へ与えられ、マ
イクロプログラムの最初のステツプの制御が行わ
れる。
グラムの最初のステツプE1においては、制御レ
ジスタの最初のマイクロ命令の一部が信号線１０
９を介して選択回路２４ｃで選択され、信号線１
１６によりアドレスとして第２制御メモリ２２に
与えられる。そして、第２制御メモリ２２から前
マイクロ命令に後続するマイクロ命令が信号線１
１０、選択回路２３、および信号線１０３を介し
て制御レジスタ３に与えられる。それと同時に、
制御レジスタ３のマイクロ命令の一部により信号
線１１１を介してアドレスが第２メモリデコーダ
５に与えられる。そして、第２メモリデコーダ５
の出力は信号線１１２、選択回路６、および信号
線１０６を介して制御レジスタ７により受けられ
る。このとき、制御レジスタ７で受けられた第１
メモリデコーダ４の出力と、第２メモリデコーダ
５の一部の直接出力と、制御レジスタ３の出力の
一部とは、それぞれ信号線１１３，１１４、およ
び１１５を介して演算処理装置８へ与えられ、マ
イクロプログラムの最初のステツプの制御が行わ
れる。
マイクロプログラムの第２ステツプ以後の段階
E2においては、選択回路２４ｃによつて選ばれ
たレジスタ２４ｂの出力、あるいは制御レジスタ
３の出力の一部によつて第２制御メモリ２２へア
ドレスが与えられる。そして、この第２制御メモ
リ２２からは、後続するマイクロ命令が信号線１
１０，選択回路２３および信号線１０３を介して
制御レジスタ３に与えられる。それと同時に、制
御レジスタ３で既に受けられている前マイクロ命
令の一部によつて、信号線１１１を介して第２メ
モリデコーダ５にアドレスが与えられると、その
出力は信号線１１２、選択回路６および信号線１
０６を介して第１レジスタ７で受けられる。この
とき、第１レジスタ７で受けられていた第２メモ
リデコーダ５の出力と、第２メモリデコーダ５の
一部の直接の出力と、制御レジスタ３の出力の一
部とによつて、それぞれ信号線１１３，１１４お
よび１１５を介して演算処理装置８の制御が順次
実行される。
E2においては、選択回路２４ｃによつて選ばれ
たレジスタ２４ｂの出力、あるいは制御レジスタ
３の出力の一部によつて第２制御メモリ２２へア
ドレスが与えられる。そして、この第２制御メモ
リ２２からは、後続するマイクロ命令が信号線１
１０，選択回路２３および信号線１０３を介して
制御レジスタ３に与えられる。それと同時に、制
御レジスタ３で既に受けられている前マイクロ命
令の一部によつて、信号線１１１を介して第２メ
モリデコーダ５にアドレスが与えられると、その
出力は信号線１１２、選択回路６および信号線１
０６を介して第１レジスタ７で受けられる。この
とき、第１レジスタ７で受けられていた第２メモ
リデコーダ５の出力と、第２メモリデコーダ５の
一部の直接の出力と、制御レジスタ３の出力の一
部とによつて、それぞれ信号線１１３，１１４お
よび１１５を介して演算処理装置８の制御が順次
実行される。
以上の説明により明らかなように、本発明によ
れば、メモリデコーダを用いてハード量を低減
し、デコード機能に柔軟性をもたせることによつ
て、演算処理装置に対してマイクロプログラムの
最初のステツプにおいても制御することが可能と
なり、処理能力の向上に対して得られる効果は大
なるものがある。
れば、メモリデコーダを用いてハード量を低減
し、デコード機能に柔軟性をもたせることによつ
て、演算処理装置に対してマイクロプログラムの
最初のステツプにおいても制御することが可能と
なり、処理能力の向上に対して得られる効果は大
なるものがある。
第１図は本発明による実施例の構成を示すブロ
ツク図、第２図は、第１図における実施例の動作
を示すタイムチヤートである。図において、１は
マクロ命令のオペレーシヨンコード部、２は制御
メモリ、３は制御レジスタ、４は第１メモリデコ
ーダ、５は第２メモリデコーダ、６は選択回路、
７は制御レジスタ、８は演算処理装置、２１は第
１制御メモリ、２２は第２制御メモリ、２３は選
択回路、２４は第２制御メモリ用アドレス手段、
２４ａは加算器、２４ｂはレジスタ、２４ｃは選
択回路である。
ツク図、第２図は、第１図における実施例の動作
を示すタイムチヤートである。図において、１は
マクロ命令のオペレーシヨンコード部、２は制御
メモリ、３は制御レジスタ、４は第１メモリデコ
ーダ、５は第２メモリデコーダ、６は選択回路、
７は制御レジスタ、８は演算処理装置、２１は第
１制御メモリ、２２は第２制御メモリ、２３は選
択回路、２４は第２制御メモリ用アドレス手段、
２４ａは加算器、２４ｂはレジスタ、２４ｃは選
択回路である。
Claims (1)
- １ 複数のマイクロ命令を格納し、これ等のマイ
クロ命令のうちから、マイクロプログラムの最初
のマイクロ命令およびそれに後続するマイクロ命
令を、それぞれ各マクロ命令のオペレーシヨンコ
ードのデコード情報から得られるアドレスおよび
別に設けられたアドレス手段を介して得られるア
ドレスによつて選択的に読出すようにした制御メ
モリと、該制御メモリから読出されたマイクロ命
令をうける第１の制御レジスタと、マイクロプロ
グラムの最初のステツプを制御する情報を格納
し、該情報を前記各マクロ命令のオペレーシヨン
コードのデコード情報から得られるアドレスによ
つて読出すようにした第１のメモリデコーダと、
マイクロプログラムの第２ステツプ以後の制御情
報を格納し、該情報を前記制御レジスタのマイク
ロ命令の一部から得られるアドレスによつて読出
すようにした第２のメモリデコーダと、前記第１
のメモリデコーダの出力と前記第２のメモリデコ
ーダの出力を選択する手段と、該選択手段により
選択された出力をうける第２の制御レジスタとを
備え、該第２の制御レジスタの出力と前記第１の
制御レジスタからのマイクロ命令とによつて演算
処理装置を制御することを特徴としたマイクロプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12822381A JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12822381A JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831451A JPS5831451A (ja) | 1983-02-24 |
| JPS6226725B2 true JPS6226725B2 (ja) | 1987-06-10 |
Family
ID=14979533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12822381A Granted JPS5831451A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831451A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140432A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 情報処理装置 |
| JPH0333929A (ja) * | 1989-03-10 | 1991-02-14 | Nec Corp | マイクロプログラム制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696336A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Processing system for multilayer level microprogram |
-
1981
- 1981-08-18 JP JP12822381A patent/JPS5831451A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696336A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Processing system for multilayer level microprogram |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831451A (ja) | 1983-02-24 |
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