JPS594056B2 - キ−入力制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は主にキー操作にて情報を入力する小型計算機に
適用されるキー入力制御方式に関する。

最近、例えば電子式卓上計算機等に於ては、多機能化の
傾向にあり、通常の四則演算の外にメモリ演算、分数演
算、日数演算、時間演算、関数演算、標準偏差演算等種
々の演算機能を備えたものが考えられている。上記各種
演算を遂行する場合、通常複数個の演算レジスタの外に
その演算に必要なデータを記憶する為にそれぞれ少なく
とも１個以上の特別なレジスタ（以下補助レジスタと呼
ぶ）を必要とする。さらに上記各種演算機能を備えた電
子卓上計算機は小型化を計るために補助レジスタはでき
るだけ少ない数に設計されており、上記各種演算を遂行
する場合に前記補助レジスタを共通に使用して行なわれ
る。従つて、上記の様な演算を遂行している際に操作者
が誤つて補助レジスタを使用する演算を指示する他のキ
ーを操作してしまつた場合、上記補助レジスタの内容が
変つてしまうにもかかわらず、その内容は表示されてい
ないので、操作者が気付かずにその演算を続けた際は、
誤つた結果が得られ、計算機の信頼性に欠けるという欠
点があつた。

又、たとえ操作者が気付いたとしても、始めからキー操
作をやり直さなければならずキー操作上非常に面倒であ
つた。本発明は上記の事情に鑑みてなされたもので、補
助レジスタをも使用する上記各種演算のうちの一つを遂
行している際は、補助レジスタを使用する演算を指示す
る他の演算指示キーのキー入力を無効とするように制御
することによつて、キー操作の煩雑さを伴うことなく誤
算のない信頼性の向上を計り得るキー入力制御方式を提
供することを目的とする。

以下、第１図及び第２図を参照して本発明の一実施例を
メモリ演算と分数演算の機能を有する電子式卓上計算機
に適用した場合を例に説明する。

第１図において１１は信教キー、演算キーなどからなる
キーボードであり、 田は分数キー、巴ヨはメモリ書込
キー、児川はメモリ読出キ、区口はオールクリアキーで
ある。このキーボード１１にはタイミングカウンタ１２
からタイミングパルスが供給され、キーボード１１の信
教キー操作および演算キー操作に各対応して信教キーコ
モンラインＣ１および演算キーコモンライ、ンＣ２を介
して前記キーの操作信号を発生する。このキーコモンラ
インＣ４、Ｃ２の信号は制御部２３、キー入力制御部１
３へ供給され、キー入力制御部１３では前記タイミング
カウンタ１２から供給される信号を用いてキー操作信号
入力時に置数キーに対応したキーコード出力信号あるい
は演算キーに対応したキーパルス出力信号を発生する。
前記キーコード出力信号は演算部２４へ入力され、さら
に前記キーパルス出力信号は制御部２３へ供給されると
共にこの制御部２３はタイミングカウンタ１２からタイ
ミング信号が供給されることによつて演算部２４、出力
部２５を制御するための制御信号を発生する。前記演算
部２４はレジスタ群２６、ゲート回路群２７、アダー回
路２８などを備えて演算動作が可能に構成されている。
レジスタ群２６はＸレジスタ２６ａ，．Ｙレジスタ２６
ｂ．．Ｚレジスタ２６ｃ１メモリレジスタ２６ｄより成
る。ここでＸレジスタ２６ａ及びＹレジスタ２６ｂ及び
Ｚレジスタ２６ｃは演算レジスタであり、演算動作中に
於いて使用される。メモリレジスタ２６ｄは補助レジス
タであり、演算に必要なデータを記憶する。制御部２３
は前記分数キーＥ目の操作による操作信号及びキーパル
ス出力信号が入力されることによつてメモリレジスタ２
６ｄを用いて分数演算を行なわせ、またメモリ書込キー
、メモリ読出キーＮ川の操作による操作信号及びキーパ
ルス出力信号の入力によつて前記メモリレジスタ２６ｄ
の書込、読出を行わせるように制御するもので、メモリ
レジスタ２６ｄを互いに異なる演算のために共用するも
のとする。

また制御部２３はオールクリアキーＡＣの操作によるキ
ーパルス出力信号によつてレジスタ群２６などの内容を
全てクリアするように制御する。また出力部２５は演算
部２４の置数状態、演算結果等を表示する。ここで前記
キーボード１１、キー入力制御部１３について第２図を
参照して詳細に説明する。キーボード１１において置数
キー群６・・・９の各キーの一端にそれぞれ対応してタ
イミングパルスＤ。−Ｄ，が導かれ、演算キー群、巨］
Ｎ田囚刺等の各キーの一端にそれぞれ対応してタイミン
グパルスＤ。−Ｄ，が導かれる。このタイミングパルス
Ｄ。−Ｄ９は順次繰り返し発生するものであり、タイミ
ングカウンタ１２より出力される。前記置数キー群の各
キーの他端は一括接続により置数キーコモンラインＣ１
として導出される。また演算キー群の各キーの他端も一
括接続により演算キーコモンラインＣ２として導出され
る。一方、キー入力制御部１３においては、前記置数キ
ーのいずれのキーが操作されたかを選択する為に前記置
数キー数に対応した行、およびタイミングパルスＤ。

−Ｄ９に対応した列よりなる第１のマトリクスＭ１が設
けられると共に、前記演算キーのいずれのキーが操作さ
れたかを選択する為に演算キー数に対応した行およびタ
イミングパルスＤ。〜Ｄ，に対応した列よりなる第２の
マトリクスＭ２が設けられている。上記第１のマトリク
スＭ１において各行には前記置数キーコモンラインＣ１
が与えられ、各列にはタイミングパルスＤ。−Ｄ，入力
が与えられ、置数キーに各対応して各行ライン１０，１
１・・・１９からタイミングパルスを取り出し得るよう
にアンド機能を果すゲート回路群を有している。この置
数キーに各対応する出力パルスは前記行ライン１。，１
１・・・１，より出力され、アンド回路群よりなるエン
コーダＥの行入力となる。このエンコーダＥの列入力と
してタイミングカウンタ１２からクロツクｔ１〜Ｔ４（
各クロツクパルスｔ１〜Ｔ４は［１」，「２」「４」「
８」の重みづけられたビツトパルスとして順次発生し、
その１サイクルはタイミングパルスＤ。−Ｄ９の各各の
パルスと同期している。）が与えられる。したがつて各
列出力は置数キーに各対応した４ビツトの直列コードデ
ータが得られ、このデータはオア回路１５を介してキー
コード出力信号として導出される。また前記第２のマト
リクスＭ２は、行入力として演算キーコモンラインＣ２
が与えられ、列入力としてタイミングパルスＤ。

−Ｄ９が与えられ、演算キーに各対応して各行ラインＭ
。，ｍｌ・・・Ｍ，からキーパルス出力信号を取り出し
得るようなアンド機能を果すゲート回路群を有している
。ここで演算キー田日・・・巨司などのうち例えば分数
キー巳日、メモリ書込キー囚ヨ、メモリ読出キー囚Ｅ以
外のキーに対するキーパルス出力信号は行ラインＭ。

，ｍ，，・・・Ｍ５よりそのまま導出されるが、上記３
種のキー巨司、囚ヨ因０およびオールクリアキー区司に
対するキーパルスは各々行ラインＭ６，ｍ７，ｍ８，ｍ
，よりキーロツク回路１４に導かれる。

ここで分数キー巨］、メモリ書込キー国ヨ、メモリ読出
キー囚コ、オールクリアキー仄司に各対応するキ−パル
スをそれぞれ分数キーパルス、メモリ書込キーパルス、
メモリ読出キーパルス、オールクリアキーパルスと称す
る。上記キーロツク回路１４において、分数キーパルス
は行ラインＭ６よりアンド回路１６及びアンド回路１７
の一方へ入力される。前記アンド回路１６の他方にはフ
リツプフロツプ回路１８のりセツト出力端が入力されて
いる。このアンド回路１６の出力はフリツプフロツプ回
路１９のセツト入力端へ入力され、さらにフリツプフロ
ツプ回路１９のセツト出力端は前記アンド回路１７の他
方へ入力されている。アンド回路１７の出力は分数キー
パルスとして制御部２３へ出力される。一方、メモリ書
込パルスは行ラインＭ７よりアンド回路２０及びアンド
回路２１の一方へ入力され、アンド回路２０の他方には
前記フリツプフロツプ回路１９のりセツト出力端が入力
されている。アンド回路２０の出力はフリツプフロツプ
回路１８のセツト入力端に入力され、このフリツプフロ
ツプ回路１８のセツト出力端は前記アンド回路２１の他
方及びアンド回路２、２の一方へ入力されている。前記
アンド回路２１の出力はメモリ書込キーパルスとして制
御部２３へ出力される。次に、メモリ読出パルスは行ラ
インＭ８より、前記アンド回路２２の他方へ入力され、
このアンド回路２２の出力はメモリ読出パルスとして制
御部２３へ出力される。オールクリアキーパルスは行ラ
インＭ，より制御部２３へ出力されると同時に、前記フ
リツプフロツプ回路１８，１９のりセツト入力端に入力
される。次に、上記のように構成された本発明の動作に
ついて第１図及び第２図を参照して説明する。

例えば、分数計算（３−＋２−＝）を行なう場）
５８合を例に説明する。

まずキーボード１１より置数キー（３）を操作する。こ
のときタイミングカウンタ１２よりタイミング信号Ｄ。
−Ｄ，のうちタイミング信号Ｄ３が出力されると置数キ
ー（３）のキー操作信号として置数キーコモンラインＣ
１を介してキー入力制御部１３及び制御部２３へ入力さ
れる。キー入力制御部１３へ入力されたこのキー操作信
号（タイミング信号Ｄ３）は第１のマトリツクスＭ１の
行方向ラインに同時に印加される。一方、列方向ライン
には前記タイミング信号Ｄ。−Ｄ９が印加されている。
したがつて、列方向ラインのタイミング信号Ｄ。−Ｄ，
のうちＤ３が入力されるタイミングで行ライン１３に出
力が生じる。この出力信号は行ライン１３を介してエン
コーダＥに入力される。前記出力信号はこのエンコーダ
Ｅに入力されているタイミングカウンタ１２からのタイ
ミング信号Ｔｌ，ｔ２，ｔ３，ｔ４により２進数「００
１１」（１０進数の「３」）に変換され、キーコード出
力信号としてオア回路１５を介して演算部２４のレジス
タ群２６の置数情報が入力されるＹレジスタ２６ｂへ入
力され、この入力されたＹレジスタ２６ｂからの内容は
適宜読み出されて出力部２５に送られて所定の表示が行
なわれる。上記Ｙレジスタ２６ｂへの置数人力は前記操
作信号が置数キーコモンラインＣ１を介して入力された
制御部２３の制御によつて行なわれる。次に、キーボー
ド１１の演算キーの中の分数キーＥ］を操作する。

このときタイミングカウンタ１２より出力されるタイミ
ング信号Ｄ。−Ｄ，のうちＤ６が分数キーＦ］の操作信
号として演算キーコモンラインＣ２を介してキー入力制
御部１３及び制御部２３へ入力される。キー入力制御部
１３へ入力された操作信号は第２のマトリツクスＭ２の
行方向ラインに同時に入力され、前記マトリツクスＭ２
の列方向ラインには、タイミングカウンタ１２よりタイ
ミング信号Ｄ。−Ｄ，が入力されている。したがつて、
列方向ラインのタイミング信号がＤ６のとき、前記ライ
ンＭ６を介してタイミング信号が分数キーパルスとして
キーロツク回路１４のアンド回路１６及びアンド回路１
７の一方へ入力される。ここで、フリツプフロツプ回路
１８及び１９のりセツト入力端には図示していないが電
源スイツチ閉成と同時に信号が入力され、前記フリツプ
フロツプ回路１８及び１９は初期状態（りセツト状態）
に設定されている。したがつて前記アンド回路１６の他
方に入力されているフリツプフロツプ回路１８のりセツ
ト出力端には出力信号があり、前記分数キーパルスはア
ンド回路１６より出力される。このアンド回路１６の出
力はフリツプフロツプ回路１９のセツト入力端に入力さ
れ、フリツプフロツプ回路１９はセツト状態となる。さ
らにアンド回路１７の他方には前記フリツプフロツプ回
路１９のセツト出力端が入力されている。このため、前
記アンド回路１７の一方に入力されている分数キーパル
スは、アンド回路１７を通つて制御部２３へ出力される
。制御部２３では前述の如くＹレジスタ２６ｂへ入力さ
れた数置「３」が分数を構成する数値であると判断され
、分数計算のための準備をし、前記数値「３」がメモリ
レジスタ２６ｄへも入力される。さらにＹレジスタ２６
ｂに入力された数値は出力部２５で分数のための所定の
表示が行なわれる。次に置数キー（４）、分数キーＦ冒
、置数キー５が上記と同様にしてレジスタ群２６のＹレ
ジスタ２６ｂ及びメモリレジスタ２６ｄへ入力される。

次に演算キー田を操作するとメモリレジスタ２６ｄには
分数３−が小数点を含む数値「３．８」に変換され記憶
される。この演算は演算レジスタであるＸレジスタ２６
ａ．Ｙレジスタ２６ｂ．Ｚレジスタ２６ｃを使用して行
なわれる。次に置数キー２、分数キー「旧、置数キー（
３）分数キード］、置数キー（８）の順に操作すると上
記と同様にしてＹレジスタ２６ｂ及びメモリレジスタ２
６ｄに入力される。

次に目キーを操作すると分数２−が小数点を含む数値「
２．３７５」に変換された後、この値と前記数値「３．
８」がアダー回路２８を介して加算され、加算結果「６
．１７５」が再びメモリレジスタ２６ｄへ入力される。
さらに上記加算結果「６．１７５」は分数に変換されて
Ｙレジスタ２６ｂへ入力され、出力部２５では分数６１
？｛所定の表示形態で表示される。この時、メモリレジ
スタ２６ｄには上記加算結果「６Ｊ７５」が記憶されて
いて、この数値に対してさらに分数の連続計算が可能と
なつている。上記分数計算に必要な制御プログラムはＲ
ＯＭ（リードオンリメモリ）等によつて構成された制御
部２３に内蔵され、このプログラムに従つて制御部２３
より順次制御信号が出力され、演算を遂行するものであ
る。以上のように分数計算中、即ち分数キー区同の操作
時に於ては、メモリレジスタ２６ｄは分数計算のために
使用されている。このときメモリ書込キー因ヨが操作さ
れると、このキーパルス出力信号はタイミング信号Ｄ７
の時、前述と同様にして第２のマトリツクスＭ２のライ
ンＭ７を介してメモリ書込キーパルスとしてキーロツク
回路１４のアンド回路２０の一方へ入力される。このア
ンド回路２０の他方にはフリツプフロツプ回路１９のり
セツト出力が入力されている。フリツプフロツプ回路１
９は前述の如く、分数キーパルスが入力された時点でセ
ツト状態となつている。したがつてメモリ書込キーパル
スはアンド回路２０から出力されず、フリツプフロツプ
回路１８はりセツト状態を続ける。さらにアンド回路２
１の一方入力として、前記メモリ書込キーパルスが出力
されているが、他方には前記フリツプフロツプ回路１８
のセツト出力が入力されているため、このアンド回路２
０からは前記メモリ書込パルスは出力されない。メモリ
読出キー『瓦が操作された時も同様にしてラインＭ８を
介してメモリ読出キーパルスがアンド回路２２の一方へ
入力されるが、このアンド回路２２の他方には前記りセ
ツト状態のフリツプフロツプ回路１８のセツト出力が入
力されているため、アンド回路２２からは前記メモリ読
出キーパルスは出力されない。このようにメモリ書込キ
ー国田及びメモリ読出キー国０を操作した後、分数キー
Ｅ目を再び操作すれば、このキー操作による分数キーパ
ルスはラインＭ６よりアンド回路１７の一方へ入力され
る。このアンド回路１７の他方にはセツト状態のフリツ
プフロツプ回路１９のセツト出力が入力されている。し
たがつてアンド回路１７から前記分数キーパルスが出力
され、引き続き分数計算が行なわれるものである。分数
計算が終了し、メモリ演算を行なう場合には、キーボー
ド１１の区司キーを操作する。仄司キーのキーパルス出
力信号は第２のマトリツクスＭ２のラインＭ，よりオー
ルクリアキーパルスとして出力され、フリツプフロツプ
回路１８、及び１９のりセツト入力端に入力される。し
たがつてフリツプフロツプ回路１８及び１９はリセツ状
態となる。この後、置数した後にメモリ書込キー因旧を
操作すれば、このキーパルス出力信号は第２のマトリツ
クスＭ２のラインＭ７よりメモリ書込キーパルスがアン
ド回路２０の一方へ出力される。この時、アンド回路２
０の他方にはリセツト状態のフリツプフロツプ回路１９
のりセツト出力が入力されているため、前記メモリ書込
キーパルスは、アンド回路２０より出力される。アンド
回路２０の出力はフリツプフロツプ回路１８のセツト入
力端に入力され、このフリツプフロツプ回路１８はセツ
ト状態となり、そのセツト出力の出力信号がアンド回路
２１及び２２へ出力される。したがつてアンド回路２１
の一方に入力されている前記メモリ書込パルスは、アン
ド回路２１より制御部２３へ出力され、メモリレジスタ
２６ｄへの前記置数の書込み動作が行なわれる。この時
、アンド回路１６の他方には前記セツト状態のフリツプ
フロツプ回路１８のりセツト出力が入力されいるため、
このアンド回路１６の他方に分数キーパルスが入力され
ても、アンド回路１６の出力はなく、フリツプフロツプ
回路１９はセツトされない。このため前記フリツプフロ
ツプ回路１９のセツト出力が入力されているアンド回路
１７からは前記分数キーパルスは出力されない。以上の
ように、キー入力制御部１３にキーロツク回路１４を設
けたので、分数計算中にメモリ書込キー及びメモリ読出
キーを操作してもそのキーは無効となり、したがつて分
数計算用及びメモリ演算用のレジスタを共用するものに
於て誤演算を防止することができる。

逆にメモリ使用中には分数キーを操作してもそのキーは
無効となり、同様に誤演算を防止できる。尚、上記実施
例に於ては分数演算とメモリ演算の場合を例に説明した
が、これに限らずその他種種の演算に於ても、補助レジ
スタを共用するものに於て実施できることは勿論である
。

さらにキー入力制御回路等の回路構成についても上記実
施例に限られることなく、レジスタ内にフラツグを立て
、そのフラツグの有無によつて制御することもでき、そ
の他、本発明の要旨を逸脱しない範囲で種々変更可能で
ある。以上のように、補助レジスタを使用する演算が遂
行されている際には、同じ補助レジスタを使用して遂行
される他の演算を指示するキー情報の入力を無効にする
ことによつて、誤演算を防止し、キー操作上の信頼性が
向上するものである。

さらに上記キー入力を無効にする手段は特別なキー操作
を必要とせず、キー操作の煩雑さを伴うことはない。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図、第２図は
第１図のキーボード、キー入力制御部を取り出して詳細
に示す構成説明図である。 １１・・・・・・キーボード、１３・・・・・・キー入
力制御部、１４・・・・・・キーロツク回路、２３・・
・・・・制御部、２４・・・・・・演算部。

Claims (1)

【特許請求の範囲】
1. １ キー操作によつて数値情報、演算情報が入力され、
   その入力に従つて演算レジスタ又は演算レジスタ及び補
   助レジスタを使用して各種演算が遂行される小型電子計
   算機に於いて、前記補助レジスタを使用する演算を指示
   する演算情報が入力されたことを記憶する記憶手段と、
   前記記憶手段に記憶されている記憶状態に基づいて前記
   演算情報の入力後に入力される演算情報のうち、前記補
   助レジスタを使用する前記入力された演算情報とは異な
   る種類の演算情報の入力を無効にする手段とを具備した
   キー入力制御方式。