JPH01140264A - プログラムされたシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＬノリシック集積回路の電子装置、キーボード
および出力装置とを含む電子計算装置に関し、特に電子
計算装置の基本的機能を単一の半導体集積回路に組み込
んだ汎用性ある電子装置と、これにキーの数より少い本
数の入力線をもって接続されるキーボード入力装置と、
電子装置の中で得られる演算結果の出力信号により操作
される出力ＶＡ置とを有する超小型の汎用性ある電子計
算装置に関するものである。

半導体集積回路技術の発展にともない、電子大巾上計算
器の小形化および回路設計の多様化が進んできているが
これに関し次の様な困難な問題がある。即ち半導体集積
回路チップを生産する側は、そのチップ価格を下げ、製
造サイクルを短くする為、できるだけ画一的な画一性の
ある集積回路を設計者側に要求し、−万雷４１を設計し
生産する側は、次々と新しいモデルを販売する為に、多
種多様な計算（四則計算、定数針環、メモリー、開平計
算等）のできるいろいろな種類の集積回路を半導体チッ
プ生産者の側に要求し、そこに二律背反の問題が生ずる
のである。計算機能のｉ様性の要求に応えるには、集積
回路の内部にその都度変更を加えることになり、それぞ
れの電卓モデルに対応するフォトマスク製造マスクから
やり直す必要が出てくるので、集積回路チップの製造に
時間と費用がかかり、集積回路の持つ本質的利益を損っ
てしまうおそれもある。この問題の解決法のひとつとし
て、多数の集積回路チップの夫々を規格化し、複数チッ
プの組合せにより各種の電卓モデルを揃えるという試み
がなされたが、複数チップ間のリード線接続の信頼性の
問題、チップの組合せ上の制限もあり、また依然として
卓上計算器の概念を越えられない等の問題がある。

一方コンピューターは、汎用性があるものの、サイズの
大型であること、高価格であること、高電力消費である
こと、記憶装置がコアメモリあるいは磁気テープ等半導
体以外の部分を通常含むことなどの理由から、その応用
範囲が限定されている。またそのＣＰＵ　（中央処理ユ
ニット）は半導体集積回路を使用しているが、演算スピ
ードを高くする為にＭＯＳ型に比べ集積度の低いバイボ
ーう型の集積回路を多数使用し、楊めて複雑な接続が必
要であり、その結果システムの小型化は困難である。

本発明の目的は従来技術における上述の問題を解決する
ものであって、モノリシック半導体集積回路に構成され
電子計算装置の基本的機能を組み込んで汎用性のある電
子装置を用いた、加減算等の簡単な演算のみならず複雑
なプログラムｉｌ制御を必要とする演算をも行い得る可
変開部固定プログラム電子計ｑ装置を提供することであ
る。

本発明の他の目的は基本的な卓上計算器として作用する
装置を提供することである。特にこれは、多桁演詐数を
浮動小数点で入れ、浮動あるいは固定小数点で取出す、
加算、減算、乗算、除算のような基本１０進演算を含む
計算機能を提供することである。この目的は本発明に従
って、例えば、数字及び制御データの記録用のダイナミ
ック電荷記憶ランダム・アクセス・メモリ・シフト・ア
レイを設けることによりなされる。計算器はプログラム
可能な論理アレイ（ＰＬＡ）のような制御メモリ、読取
り専用メモリ（ＲＯＭ）のようなプロクラム・メモリ、
及び２進化１０進法（ＢＣＤ）、ビット直列数字並列の
１０進算術、セット−リセット−トグル（ＳＲＴ）フラ
グ（ＦＬＡＧ）データ修正を含む記録されたデータの算
術及び論理修正を行なう装置を含む。

本発明の他の目的はモノリシック半導体装置としてＩｌ
ｌ造可能な計Ｗ器装置を提供することである。

特に、現在の金属−絶縁体一半導体技術を用いたモノリ
シック集積金属−絶縁体一半導体装置として製造可能な
計算器装置を提供することが本発明の目的である。この
目的は本発明に従って、従来のシフト・レジスタ装置の
約１／３の領域しか必要としないランダム・アクセス・
メモリ・シフト・レジスタ装置を設け、計算器には含ま
れているがモノリシック構造体にとっては外部の単位相
入力クロックから多位相クロックを内部発生し、モノリ
シック構造体とキーボード及び表示部との間を最小の外
部接続でキーボード・エンコードと表示デイコードの両
方を行なうためモノリシック構造体中に共通プログラム
の走査装置を設けることによりなされる。モノリシック
構造体からキーボード、表示及び′Ｒ澱供給部のような
他のサブシステムへの接続総数は従って最小となり、モ
ノリシック構造体は従来の２８又は４０ビン・パッケー
ジに収めることが可能である。

本発明の別な目的は、基本となる計算器構造を変えるこ
となく、特に集積半導体装置のような基本計算器構造を
変えることなく計算器の機能、入出力インターフェース
を変更可能な融通性のある計算器装置を提供することで
ある。この目的は本発明に従って、計算器装置の所望機
能により計算器装置の固定されたプログラムを与えるプ
ログラム可能な読取り専用メモリを設け、入出力及び操
作データを所望形式にマスクすることにより前記データ
をデコード及びエンコードするプログラム可能な論理ア
レイを設けることによりなされる。

プログラム可能な読取り専用メモリとプログラム可能な
論理アレイは製造過程中に金属−絶縁体一半導体集積装
置のゲート絶縁体マスクを変えることにより容易に修正
可能である。

本発明のさらに他の目的は、キーボード指令や状態情報
をエンコードし、表示デコーダとセグメント表示そして
又は個々の１０進数表示間の直接インターフェース装置
として作動する改良された装置を提供することである。

この目的は本発明に従って、キーボード入力と表示出力
の両方に作動してキー人力装置のハードウェア必要物を
最小にするプログラムされた走査装置を設けることによ
ってなされる。４個のキーボード入力ビンは１１本の走
査出力ビンと結びついて全体で４４個の異なるキーそし
て又はスイッチを可能にする。読取り専用メモリ中にあ
るプログラムされたルーチンはキーボード・アレイから
の入力をプログラム制御の下でコード化する。走査装置
は外部キーボード・ドライブ回路を不要にする十分低い
速度で動作し、走査速度と矛盾しない応答の大容量負荷
の直接駆動を可能にする。走査プログラムは実質的に過
渡雑音やキーボードからのキー撮動型外乱を打消すエン
コード・ルーチンを含む。キーボード走査装置の別な利
点は、ダイオードを殆んど必要とせず、アンプは不要で
あり、スイッチは簡単なスイッチで低抵抗又は低振動時
間スイッチである必要はないことである。表示出力は内
部セグメント、又は数字デイコード、数字ブランキング
及びゼロサプレス論理部を含み、キーボードと同じ走査
装置を用いる。表示部自体は発光ダイオード、液晶、冷
カソード気体放電表示素子、蛍光表示素子、多数字型エ
ンベロブ冷カソード気体放電管、白熱表示素子等を含む
。多重表示能力は、−膜内に形成された数字走査及びセ
グメント又は数字デコード装置により、また先縁及び後
縁ブランキング間隔とセグメント・ドライバ又は数字ド
ライバ又は両者の内どれかへの適用により可変である内
部数ブランキング信号を与えることにより与えられる。

出力デコーダは、任意の７．８．９．１０セグメント表
示又は１０進数表示加えることの小数点の左右シフトに
適用するためプログラム可能な論理アレイ・セグメント
・デコーダ回路を含む。

このように、本発明の計τ１器装置は用いる表示素子の
選択に基本的には無関係である。

本発明のさらに別な目的は計算器表示部の無効先頭Ｏを
消去する内部装置を設けることである。

この目的は、最初に最有効出力数字を走査し先頭Ｏを探
知し消去するハードウェア装置を最小にするプログラム
された走査装置により成される。

本発明の伯の目的は、定数演算数及び連鎖中間結果形式
の計算の両方を完全に代数的な方法で可能にすることで
ある。この目的は定数演算数モードを連鎖中間結果モー
ドの演算から区別するため演口子選択＆Ｉｌｔ［ｌ、す
なわちモード・スイッチを設けることにより、また所望
のモードを探知しそれを実行するために読取り専用メモ
リに固定プログラム決定ルーチンを設けることによりな
される。

本発明のさらに別な目的は、計算を高精度にするために
自動４捨５人解を与える装置を含む計算器装置を提供す
ることである。この目的は本発明に従って、失われる最
小有効桁数字に数字の５を加える読取り専用メモリに記
憶された固定プログラム・ルーチンを用いることにより
なされる。このように、失われる最小桁数字が５以上の
時には保持される第２桁数字に１が加算される。

本発明の伯の目的は、電池をあまり消費しない携帯卓上
計口器を提供するために最小電力消失の計算装置を提供
することである。この目的は本発明に従って、機能素子
が実際に用いられている時を除いて機能素子をオフにす
る特殊な制御回路を設け、読取り専用メモリ、プログラ
ム可能な論理アレイ、算術論理袋＠機能サブシステムの
金属−絶縁体一半導体実施例内に特殊な予充電レシオレ
ス（ｒａｔｉｏｌｅｓｓ　）回路を設けることによりな
される。例えば、読取り専用メモリからの命令出力は命
令サイクル当り１回のみ探知すれば十分であり、ＤＣ電
流を除くために名目静止電力消失の２／１３のデコーテ
イ・サイクルを実行する読取り専用メモリデコーダに電
力制御を加えて、過渡的なＣ■２ｆの電力のみが消失す
る。

本発明のさらに別な目的と利点は本発明を説明する以下
の詳細な説明と特許請求の範囲から、また添附した図面
から明らかである。

本発明によると、読取り専用メモリに記憶された固定プ
ログラムを含む可変機能ブＯグラム化計算器はモノリシ
ック集積半導体装置として製造可能である。特に、記述
した実施例は現在の金属−絶縁体一半導体（Ｍｉｓ）技
術を用いたモノリシック集積ＭＩＳ装置として製造可能
である。計算器装置は浮動小数点演算を含む卓上計算器
機能又は他の有用な演算を実行するようにプログラムさ
れる。計算器装置のモノリシック構造体は、製造過程中
に５個又は７個のマスク（ゲート絶縁体マスク）の内の
１個を修正することによりプログラム可能な読取り専用
メモリにプログラムされる固定プログラムを含む。さら
に、計算器装置内のデータの入力、出力及び演算形式も
同じマスクを変えることによりプログラム可能な論理ア
レイにプログラムすることが可能である。以下の節では
まず様々なサブシステム間の機能関連性について記述さ
れ、次いで特定の回路について、最後に読取り専用メモ
リに記憶された固定プログラムについて記述される。

計ｐ鼎装置の機能説明 第１図及び第２図に、本発明計算器装置における５個の
内部機能サブシステム間の機能依存性、及び内部サブシ
ステムと外部機能素子との間の関係を示す、この実施例
で５個の内部機能サブシステムは、モノリシック集積回
路として組込まれており、外部機能素子は集積回路の外
に構成されている。プログラム・ブロック２０１は計算
器を所望の方法で操作するための固定プログラムを記憶
する読取り専用メモリ（ＲＯＭ）２０８とプログラム・
カウンタ（ＰＣ）２０９とを含む。制御ブロック２０２
は、制御命令を記憶する命令レジスタ（ＩＲ）１９０、
制御命令をデコードする制御デコーダ１９１、及びジャ
ンプ条件回路１９２を含む。タイミング・ブロック２０
３はクロック発生器１９３、タイミング発生器１９４、
数字及びＦＬＡＧマスク・デコーダ１９５、及びギー人
力論理部１９６を含む。データ・ブロック２０４はラン
ダム・アクセス・メモリ・シフト・レジスタ装置及びＦ
ＬＡＧデータ記憶アレイ２０６．１０進のデータ算術論
理装置２０７、ＦＬＡＧ論理装置２２９を含む。出力ブ
ロック２０５はセグメント・出力デコーダ１９８と数字
出力走査器１９７とを含む。

データ・ブロック２０４ 第３図を参照すると、データ・ブロック２０４の機能的
説明が詳細に記述されている。データ・ブロック２０４
は１０進又は１６進データ記憶用装置と基本演算用装置
とを含む。本実施例の記憶構成は１０進又は１６進数字
に対して並列であるため、種々の機能素子と結合する各
相互接続部２１０は実際には４本の相互接続を記号化し
たちのである。メモリ・アレイ・シフト・レジタス装置
２０６のＡレジスタ２１１、Ｂレジスタ２１２及びＣレ
ジスタ２１３は計算器論理装置の基本的な１０進又は１
６進記憶装置を含む。１ビツト・ダイナミック・シフト
・レジスタ遅延回路２１４が主レジスタ２１１，２１２
．２１３の再循環更新を行なうために用いられる。Ａレ
ジスタ２１１とＣレジスタ２１３の出力はＵデータ・セ
レクタ・ゲート２１５に入力される。Ｂレジスタ２１２
の出力と装置２２３により与えられる定数Ｎは■データ
・セレクタ・ゲート２１６に入力される。２進法又は２
進化１０進法（ＢＣＤ）加算器２１７はＵとＶとの間の
和又は差、すなわちｔＪ＋Ｖ又はＵ−■を計算する。Ｕ
は加算器のプラス側に、■は加算器のマスナス側にある
。Σデータ・セレクタ・ゲート２１８は短又は長路シフ
ト演算用の装置を与える。Σデータ・セレクタ・ゲート
２１８へ入る加算器２１７からの出力はシフトが行なわ
れない通常路に相当する。Σデータ・セレクタ・ゲート
２１８への遅延された加算器入力における１ビット遅延
回路２２５は左シフトが行なわれる長路に相当する。Σ
データ・セレクタ・ゲート２１８への入力におけるＵＶ
論理ＯＲゲート２２４は右シフトを行なう短路に相当す
る。データ・セレクタ・ゲート２１９はＡレジスタ２１
１への入力を、Σデータ・セレクタ・ゲート２１８のΣ
出力、遅延Ｂレジスタ２１２出力、遅延Ａレジスタ出力
の内のどれかから選択する。データ・セレクタ・ゲート
２２０はＢレジスタへの入力を、Σデータ・セレクタ・
ゲート２１８のΣ出力、遅延Ａレジスタ２１１出力、遅
延Ｂレジスタ２１２出力の内のどれかから選択する。デ
ータ・セレクタ・ゲート２１１はＣレジスタへの入力を
、Σデータ・セレクタ・ゲート２１８のΣ出力、又は遅
延Ｃレジスタ２１３出力の内のどちらかから選択する。

ジャンプ条件をラッチするラッチ条件回路１９２は加算
器２１７の桁２Ｅげ借入れによりロードされる。

本実施例ではＡレジスタ２１１、Ｂレジスタ２１２、Ｃ
レジスタ２１３の各々が１３個の１０進又は１６進数字
のダイナミック再循環記憶装置を与える。加算器２１７
、Ｕデータ・セレクタ・ゲート２１５、■データ・セレ
クタ・ゲート２１６、Σデータ・セレクタ・ゲート２１
８、Ａデータ・セレクタ・ゲート２１９、Ｂデータ・セ
レクタ・ゲート２２０．及びＣデータ・セレクタ・ゲー
ト２２１は、制御ブロックを説明する節でこれから詳細
に記述されるセレクタ及び加算器制御の同期操作により
レジスタ２１１．２１２．２１３の内容の算術及び論理
修正を行なう装置を与える。

第４図を参照すると、データブロック２０４の内容は１
ビツト状態又はＦＬＡＧ素子記憶及び操作に関して図示
されている。機能素子の結合は相互接続２３０により示
される。２つの１２ビツト・レジスタ、ＦＡレジスタ２
２６とＦＢレジスタ２２７は状態、すなわちＦＬＡＧ情
報の記憶装置を与える。ＦＡレジスタ２２６とＦＢレジ
スタ２２７の出力はＦＬＡＧ演算論理装置２２９に入力
される前にダイナミック・シフト・レジスタ素子２２８
によって１ビツト遅延される。Ｆ　Ｌ　Ａ　Ｇ演口論理
Ｈ＠２２９のＡ及びＢ出力はＦ　ｌ−ΔＧＣレジスタ２
２６２２７に結合される。ＦＬＡＧｖ４ｉ論理装置の演
算は個々にアドレスされたＦ　ｌ−Ａ　Ｇの再循環、セ
ット、リセット及びトグルと、ＦＡ及びＦＢ対のＦＬＡ
Ｇの交換と比較を含む。制御５ｔＪＢ、ＦＦＬＧ、ＲＦ
ＬＧ、ＦＬＡＧ、及びＸＦＬ八Ｇへ特定のアドレスされ
たＦＬＡＧ又はＦＬＡＧ対に所望の演算を行なうために
発生される。演算比較ＦＬＡＧと演算テストＦＬＡＧは
ＦＬＡＧ演算装置からジャンプ条件回路１９２への出力
を発生する。これらのＦＬＡＧ演算の制御機構は以下の
制御ブロック２０２を詳細に説明する節で記述される。

制御ブロック２０２ 制御ブロック２０２の機能は、プログラム制御ブロック
２０１から命令語を受取り、命令語と条件フリップ・フ
ロップを以後の命令サイクルの指令語として解釈し、デ
ータ・ブロック２０４、プログラム・ブロック２０１、
及び出力ブロック２０５のデータ・セレクタと論理装置
を操作する特定の制御をデコードすることである。

基本的な指令語形式と命令地図は第５図に図示されてい
る。第５図を参照すると、■ビット２３０は非ジャンプ
命令からジャンプを区別する。■ビット２３０が論理０
の時には、命令はジャンプ命令であり、Ｍビット２３１
は真及び偽条件ジャンプを区別する一方、Ｍフィールド
２３２、Ｓフィールド２３３、Ｒフィールド２３４及び
Σフィールド２３５の残りのビットはジャンプに関連す
る絶対アドレスを含む。命令がジャンプ命令（１ビツト
の論理Ｏにより示される）であるが、ジャンプ条件が満
足されない場合は、通常のプログラム・カウンタの増加
が行なわれる。Ｉビットが論理１の場合には、レジスタ
又はＦＬＡＧ？Ｅｉｉ篩がデコードされる。Ｍフィール
ド２３２全体は以下の第１表に詳細に示すようにＦＬＡ
Ｇ演算からレジスタを区別するために用いられる。Ｍフ
ィールド２３２に含まれる２進コードがＯと９の間の場
合にはレジスタ演算がデコードされ、Ｍフィールド２３
２に含まれる２進コードが１０と１５の間ならＦ　Ｌ　
Ａ　Ｇ演わがデコードされる。

レジスタ演算の場合、Ｍ＝ＯからＭ−１９の１０コード
は３つの定数値（Ｎ）の内の１個と組合せた６個数字マ
スクの内の１つを選択するために用いられる。第１表に
示した選択は本発明による浮動小数点計算器機能のプロ
グラミングの際に用いられる。

ＦＬＡＧ２１１算の場合、Ｍ＝１０からＭ＝１５の６コ
ードが６種のＦＬＡＧコード、すなわら比較、交換、セ
ット、リセット、トグル及びテストを区別するために用
いられる。

第　　１　　表 指令語のＳビット２３３はデータ・ブロック２０４の３
個の機能素子を制御する。Ｓピット２３３は２進又はＢ
ＣＤ加算器２１７の演算から加算を区別し、Σシフト論
理部の右シフトから左シフトを区別し、ＦＬＡＧ演算論
理部の８からＡを区別する。加算、シフト及びＦＬＡＧ
演算は例外的なｘｉであり、これ以上のデコードは必要
しない。

Ｒフィールド２３４は以下の第■表に関して記述する算
術、交換及びキーボード入力命令を区別する。Ｒフィー
ルド２３４に含まれる２准数値が１と５の間の時には、
算術演算が指示され、Ｕデータ・セレクタ・ゲート２１
５とＶデータ・セレクタ・ゲート２１６が加Ｌ３２１７
への入力として第■表に示す変数を付勢するために制御
される。

Ｒフィールド２３４に含まれる２進数値が６に等しいと
、加算器２１７とΣゲート２１８をバイパスし、数字マ
スクを用いることなくＡと８の交換が付勢される。Ｒフ
ィールド２３４に含まれる２進数値がＯ又は７の時には
、算術非操作が指示され、キーボード同期とエンコード
用の特殊命令を実施する装置を与える。

Σフィールド２３５はＡレジスタ２１１、Ｂレジスタ２
１２、Ｃレジスタ２１３へのΣデータ・セレクタ・ゲー
ト２１８からの出力の選択又はΣデータ・セレクタ出力
をこれらのどれにも送らないことを決定する。第ｍ表に
示すように、３種のコードがデコードされてΣデータ・
セレクタ・ゲート２１８の出力をＡレジスタ２１１、Ｂ
レジスタ２１２及びＣレジスタ２１３に入力可能であり
、第４コードはキーボード同期とエンコード命令を付勢
する非操作コード用装買を与える。

第　　■　　表 第　　■　　表 ジャンプ条件回路１９２は固定プログラムの実行中の任
意の愚にお【プる計算器の状態を反映する。

これはＭａビット２３１と組合されてジャンプ命令が実
行されたか又はスキップされたかを決定する。ジャンプ
条件回路１９２には、算術演算の桁　　□上げ一借入れ
（Ｃ／Ｂ）の結果、共通の（ＦＭＳＫ）アドレスを有す
るＦ　Ｌ　Ａ　Ｇ対のＦＬＡＧテスト又は比較（ＦＡ：
ＦＢ）の内容、通常走査順序におけるキーボード・スイ
ッチのキー・マトリクス・交点の走査された導通（閏止
は１に等しい）状態、又は特定の数字走査器状態、例え
ばＤｌｌがロードされる。　　　　　　　　　　　１ジ
曳７ンプ条件回路１９２への桁上げ一借入れ及びＦＬＡ
Ｇ入力は都合のよいブランチ動作用の手　　１段を与え
、これにより連続的なプログラム実行は、データの結果
、算術レジスタ演算、及び例えば２６のＦＬＡＧが利用
可能な図示した実施例のように複数個の状態メモリ（Ｆ
ＬＡＧ）の何れかにより示される計算器装置の現在の状
態の夫々に依′存してなされ得る。

ジャンプ条件回路１９２へのキーマトリクス及び数字走
査器入力はプログラム制御の下で複数個のキーボード入
力、例えば図示した実施例では４４人力を都合よく、有
効に同期しエンコードする装置を与える。第■表はこれ
らの命令のコーディングと操作を示す。ＷＡＩＴ操作は
、ＷＡＩＴ条件（ＤＩ　１、ＫＮ、又はＫＰ）が満足さ
れるまでプログラム・カウンタ（ＰＣ＞２０９をその現
在の値（増加せず）に最ＷＩ環させる制御装置を与える
。さらに、Ａレジスタ２１１の仮数から数字１を減算す
るレジスタ演算はＤ１１ＷＡＩＴ条件と関連し、ＫＮ及
びＫＰ、ＷＡＩＴ条件命令と関連する。論理シフトとＦ
ＬＡＧ初期化命令も第■表に示されている。

第１Ｖ表 タイミング・ブロック２０３ タイミング・ブロック２０３内のサブシステムの機能は
外部単位相梵信器電圧から３位相内部クロック（望まし
いＭＯ８実施例のモノリシック構造に関して内部）を発
生し、クロック入力を基にして内部状態及びデジタル・
タイミングを発生し、数字及びＦ　Ｌ　Ａ　Ｇマスク・
デコーダを与えることである。計算器の基本命令サイク
ル・タイミングは第６図に図示されている。φシステム
・タイミング入力２４０は約５０％のデユーティ・リイ
クルの発信器により与えられる方形波である。３つの内
部クロックφ　、φ　、φ　は各々信号２４１．２４２
．２４３を与え、これは循環リング・カウンタによりφ
システム・クロックから派生される。本発明に従って用
いられる２進化１０進法並列算術により、加詐又は減算
の各数字はクロック・パルスφ　、φ　、φ３の完全な
一組を用いる。クロック・パルスの完全な一組はある状
態とみなされる、例えば、対応する信号２４４の第１状
ＢＳ１を考えればよい。データ・ブロック２゜４のレジ
スタ２１１−２１３の１３個の数字循環に対応する１３
個の前記状態Ｓ−８１３がある。

１３個の状態はフィードバック・シフト・カウンタ（第
１７Ｙ図の状態カウンタ５８９及びそのフィードバック
ループ）により発生される。１３個の状態及び１３個の
数字レジスタは第６図に実線で示されたタイミングにお
いて１３個の数字よりなる数の記憶を可能にするが、プ
ログラム記憶及びデータ処理の観点からより便利な一般
化された浮動小数点記法が本発明に従って用いられる。

これは、以下の６個の特定なフィールド・マスクをマス
ク又は分離するためにレジスタ２１１−２１３のマスク
又はサブアドレシングによりなされる、すなわちＮ個の
数字を有する仮数フィールド２４５であり、その最初の
ものは最小桁有効数字（ＬＳＤ）であり、その最後のも
のはオーバ・フロー数字（ＯＶＦ）でありその（Ｎ−１
）番目の数字は最大桁有効数字（ＭＳＤ）である。従っ
て、この様に仮数、ＬＳＤ、ＭＳＤ及びＯＶＦに対して
マスクが用いられる。また指数（ＥＸＰ）マスク及び小
数点（ＤＰＴ）マスクに対する用意もある。これらの６
個のマスクは命令語のＭマスク・フィールド２３２によ
り指令される様に数字マスク・デコーダ内に発生される
。本発明によると、マスクは別々に調節可能であるので
、可変機能装置を計ｎ器装置内に収容することが可能で
ある。

ＭＯ８実施例では、マスクの変更は計算器操作を変更す
るための製造過程中にゲート酸化マスクを変化させるこ
とによりなされる。例えば、１変化例は２個の数字をカ
バーするため６個のマスクのうち１個以上を設定して、
２進化１０進法の代りに１６進法で演算するためにデー
タ・ブロックの加算回路を制御して計粋器装置による８
ビツト２進数文字の処理を可能にする。

数字マスク装置に加えて、タイミング・ブロック２０３
のサブシステムはＦＬＡＧのアドレシングを制ａする。

ＦＬＡＧのアドレシングは基本的には１３個の内の１個
の選択であり、ＦＬＡＧマスク・デコーダによりなされ
る。

第７図はキーボード及び表示走査部の走査サイクル・タ
イミングを図示し、走査サイクルを命令サイクル・タイ
ミング時間に関係づける。本発明の本実施例によると、
キーボード入力と表示出力は同じ走査信号により走査さ
れる。この様にして、モノリシック集積半導体構造とし
て装置を収容するために要するビンの数は最小にまで減
少され内部装置論理部は簡単化される。ネオン管表示部
の様な従来の表示部に加えて例えば、液晶表示部と矛盾
しない十分遅い速度で走査し、同時に非常な高速度でみ
１算することが望ましい。それゆえ本発明の走査装置は
１走査サイクル内で多重命令サイクルを包含することに
より動作する。図示した実施例では、１０数字の数字表
示部加えることのエラー（Ｅ）信号又はマスナス（−）
符号の様な１数字制御表示には十分な１１個の走査信号
がある。

これは又キーボード入カルーチンの有効なコード化を可
能にする。各数字時間の間に、例えば、論理１信号２５
１を有するＤｌｌのような特定のレジスタの１数字が同
期してデコードされる。特定のレジスタの様々な数字を
順番に再生するためには、出力デコーダは２重にバッフ
ァされる。バッファの入力は（等価：Ｓｉ◎Ｄｉ）に対
応する状Ｂ２５２と時間を合わせている。出力は固定状
態、例えば、数字走査サイクルと同期した状ｆｉｓ１３
の信号２５３と時間を合わせている。この方法で、数字
走査サイクルの間にレジスタからの各数字は順番に再生
され同期して表示される。数字カウンタ自体は特定の状
態、例えば、状ＢＳ′１３により時間を合わせられ、状
態フィード・バック・シフト・カウンタと同様のフィー
ド・バック・シフト・カウンタにより操作される。即ち
第７図に示すＤ　から０１の各走査タイミングにおいて
これらを夫々状態走査タイミングＳ１１から８１の各々
に対応させ（ＤｌｌはＳｌ、に対応、Ｄｌ。はＳｌ。に
対応・・・・・・ＤｌはＳｌに対応）各レジスタの様々
な数字を再生する。本実施例では、数字フィード・バッ
ク・シフト・カウンタはモジューロ１１でカウント・ダ
ウンし、一方状態カウンタはモジュー０１３でカウント
・アップしていく。この方法で生成する実時間最大桁第
１走査は表示部の０消去論理部を実施する装置を与える
。

第６図に関して説明された例示された数字マス、りは第
８図でさらに明瞭となる。第８図はＡレジスタ２１１、
Ｂレジスタ２１２、Ｃレジスタ２１３、ＦＡ　　ＦＬＡ
Ｇ記憶素子２２６、ＦＢ　　ＦＬＡＧ記憶素子２２７及
び表示部のデータ形式を図示する。数字マスクの操作を
明瞭にするため数字の例がレジスタ形式２６０に示され
ている。図示した例では、小数点（ＤＰＴ）は２に等し
いものとして示されている。それゆえ、表示形式２６１
では小数点はＤ３位置に現われる。上網では仮数フィー
ルドは８数字計算器装置に対して示されていて８１１か
ら８１３の間に存在する。

ＦＬＡＧ形式２６２に対しては一般的な必要条件が無い
が、本実施例ではＳ１１マスク又は時間アドレスのＦＡ
　　ＦＬＡＧ記憶素子２２６及びＦＢ　　ＦＬＡＧ記憶
素子２２７を表示用のマイナス（−）及びエラー（Ｅ）
ＦＬＡＧＳの記憶部に割当てることが便利である。この
方法でセグメント・デコーダ１９８及び出力ブロック２
０５の論理部は非常に簡単化される。

最後にタイミング・ブロック２０３のサブシステムはキ
ー人力論理部を含む。この論理部により行なわれる機能
は内部命令サイクルのバッファリングとの同期である。

本計算器装置によると過渡雑合、機械的キー撮動又は二
重キー人力を打ち消すためにハード・ウェアに装置を設
ける必要はない、これらの機能の各々は固定プログラム
・ルーチンに含まれている。

プログラム・ブロック２０１ 第２図に図示する様に、プログラム・ブロック２０１の
サブシステムは読取り専用メモリ（ＲＯＭ）２０８とプ
ログラム・カウンタ（ＰＣ）２０９を含む。読取り専用
メモリ２０８は特定の計算器機能を実行する固定プログ
ラムを与えるために本実施例では３２０個の１１ビット
命令語を含むリニア・プログラム・リストの記憶装置と
して作用する。それ数計算器装置の様々な実施例は読取
り専用メモリ２０８のプログラムの様な組合せを与える
ことによりうることが出来る。読取り専用メモリ２０８
は２進デコーダと云う名称の７−ル・エッチ・クローフ
ォード等の米国特許用３゜５４１．３４３＠に記述され
ている技術に従ってプログラムされる。プログラムはキ
ーボード入カルーチン、内部形式ルーチン、内部計算ル
ーチン及び表示形式ルーチンを含む。本発明の計算器装
置の卓上計算器機能と関連して用いられる特定のプログ
ラム及び他の機能を実行する計ｎ器装置のプログラムは
以後の節には記述する。

本願ではプログラム・カウンタ２０９は各命令サイクル
の間に新たな入力を受けとる９ビツト・ダイナミック記
憶レジスタである。新たな入力はプログラム・カウント
自体、１だけ増されたプログラムカウント又は前の命令
語からの９ビツトのうちのどれかである。これらの３人
力はＷＡＩＴ命令、普通の演算命令及びジャンプ命令の
各々を与える。

プログラム・ブロック２０１の１つの機能はキーボード
コード化処理の誤動作を防止する打消し機構を設けるこ
とである。入力感知プログラムは第９図に示すように、
過渡ｗＬ音、二重入力、先縁振動、後縁振動に対する防
御を与える。

’ＩＤＬＥ’ルーチンは非静止入力を探知するまで［Ｋ
Ｏｌ、［ＫＮ］及び［ＫＱ１入力を連続的に走査する。

入力は２．５ミリセカンドの後に再び［王ＰＯ３ＪＪレ
ーチンによりサンプルされて過渡雑音から正しいキー押
下を区別する。テスト結果が正の場合は、ついで（Ｒ初
の探知から５ミリセカンド後）プログラム’　ＮＢＲ’
又は’　ＯＰＮ　’入力ルーチンヘジャンプし、さもな
ければ’ＩＤＬＥ’ルーチンへ復帰する。

’　ＮＢＲ’ルーチンはキー人力された数を表示レジス
タに入れる、’　ＯＰＮ　’はキー人力操作を実行する
。両ルーチンとも、’ＴＥＮＧ’ルーチンへのジ１７ン
ブで終結する。’ＴＮＥＧ’は全キーボードが静止状態
にあることを決めるために［ＫＮ］、［ＫＯｌ及び［Ｋ
Ｑ］入力の走査を実行する。テストがうまくいくとく負
の場−合）プログラムは’ＩＤＬＥ’ルーチンヘジャン
プする。

計ｎ器装置に計算又は論理機能を実行するため以下の５
種類のキーボード入力及び結果のプログラム・ルーチン
が用いられる。すなわち数字キー、モード・スイッチ、
小数点スイッチ、演算キー、インター・ロック・キーで
ある。「キー」と「スイッチ」との間の相違は、キーは
瞬間的にかつ例外的に操作されるのに対し、スイッチは
一般に静止的なものであり通常閉位置を有する。プログ
ラムの種類は例により説明される、例えばこれらのキー
を用いる計ｎ器キーボードは第１０及び１１図に示され
ている。

数字キー：１０個のキーと小数点キーがある。

［０］、［１］、［２１、［３］、［４］、［５］、［
６１、［７１、［８１，及び［９］キーの操作は表示レ
ジスタを１数字左にシフトし対応する数を最小桁数字に
入れる。［・］主キは数字入力の普通の順序で操作され
る。もしこれが用いられないと、小数点は最後に入れら
れた数字の後につくものとされる。入力モードは常に浮
動形式である。

操作と常数演算を選択する。常数キー［Ｋ１をアップ（
開放′）にした計算器の普通の演算では中間結果を失う
ことなく、連鎖計算を可能にする。

［Ｋ］をダウンした（開じた）代りの演算は常数演口数
演算を可能にする。

小数点スイッチ：浮動又は固定モードの演算は１１−位
置スイッチ［Ｆ］　−［９］　−［８］　−［７１−［
６］−［５］−［４］−［３１−［２］−［１］−［０
］により選択される。［０］から［９］までの位置は固
定小数点計算結果に用いられ、［Ｆ］位置は浮動演算を
選択する。

演算キー：１０個の数字キー、２個のモード・スイッチ
、１１−位置小数点スイッチ、及び４４個のマトリクス
交差点により、全体で２１（［！ｉｌの可能なキーのス
ペースが残る。これらのキー位置は第１０及び１１図に
図示した２つの主キーボード形体を含むのに十分である
。［＋］は加算指令を記憶し先行する可能な演算を実行
し、［−］は減口指令を臆し先行する可能な演算を実行
し、［Ｘ］は東口指令を記憶し可能な先行演算を実行し
、［÷］は除算指令を記憶し可能な先行演算を実行し、
［＋／−］は表示レジスタの符号を変更し、［＝１は先
行する演算を実行し次に入る数に対しクリアする指令を
記憶し、［＝］は計算器に最後にキー人力された数を入
れて可能な先行する演算を実行し、［＝］は計算器に最
後にキーインされた数を入れて負数として入力し、［Ｃ
］は３個のレジスタと先行する演算の全てをクリアし、
［Ｃｌ３は表示レジスタをクリアする。

インターロック・キー：ルーチンは（１１間的）な演算
キーと（静止）モード・スイッチの線面合成である。こ
れらは計算器装置の操作を他の装置の演算にインターロ
ックする機構を与える。特に、計算器装置はインターロ
ック・キー・ルーチンの操作により以下の少くとも３つ
の別な形式の仕様例に対してプログラムされている。寸
なわちスレーブ装置（例えば印刷機構又は印刷制御回路
）の制御をする計算器装置（マスター）、マスター装置
（例えば実時間連絡媒体による遠隔制御）による計算各
装置のスレーブ装置、優先度の決定及び相互連絡を行う
ためあらかじめプログラムされたインター【コック・ル
ーチンに従って複数個の本発明の計算器装置によるマル
チ・プロセシング、の３つである。

出力ブロック２０５ 計算各装置の既述した実施例では、表示及びキーボード
走査を行うためかつ表示レジスタの内容を同期してデコ
ードするために２２個の出力が与えられる。

第１２図を参照すると、数字出力走査器１９７の数字ド
ライバ（Ｄｌ、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄｌ、
Ｄ８、Ｄ９、Ｄｌｏ、Ｄｌｌ）出力はキーボードを走査
コード化し表示を走査するために用いられる。内部数字
ブランキング信号はゲート・マスク・プログラムされて
いて特定の表示装置のインターフェースの数字ドライバ
を消勢する。数字信号の極性は正である、すなわちり、
の奮 間はり、は■ＳＳに導通している。これはキーボ−ド・
マトリクスを有効に走査するために説明したＭＯ３計算
器装置実施例に与えられている。

セグメント・デコーダ１９８のセグメント・ドライバ（
ＳＡ、８Ｂ、ＳＣ，５ＤＳＳＥ、ＳＦ。

ＳＧ、８８％８１１ＳＪ、ＳＰ）出力は７−及び８−セ
グメント（加えることの小数点）表示部と直接両立させ
るためにゲート・マスク・プログラムされている。セグ
メント・コードに加えて、内部数字ブランキング及びセ
グメント極性の両者を選択することが可能である。従っ
て内部数字ブランキング信号は１２マイクロセカンド（
名目上）の増分でプログラム可能でありこれは数字ドラ
イバ又はセグメント・ドライバ又はその両者に印加可能
である。先頭Ｏ（小数点前の高位Ｏ又は非０数字）は全
てのセグメント・ドライバを消勢することにより消去さ
れる。

記述した計算器実施例数字及びセグメント・デコーダは
、正のセグメント・デコード（セグメントＡ「オン」は
ＳＡが■ＳＳに導通しているものとデコードされる）を
有する７バ一数字ブランク特性に対してプログラムされ
ている。表示文字は第１３図に図示されている。数字、
エラー（Ｅ）及びマイナス（−）指示の完全なコーディ
ングが示されている。Ｓ　ｌ−１は表示には用いられな
いが試験用の出力情報には有用である。ＳＩとＳ　Ｊは
数字当り１端子（すなわちカソード）を有する数字表示
に用いるためにハード・ウェアで利用可能である。しか
しながら、これらの出力は、計算器装置のモノリシック
集積半導体実施例を２８ビンパツケージに収めるために
はセグメント表示には用いられない。例えばクロック時
間が４マイクロセカンドならば、走査速度は数字当り１
５６マイクロｌ？カントである。例えば本実施例は数字
ドライバのみに１２マイクロセカンド先縁ブランキング
及び１２マイクロセカンド後縁ブランキングであるもの
としてプログラムされている。それ散策１４図に示すよ
うにセグメント・ドライブは数字ドライブをカバーする
。共通カソード・７バ−ＬＥＤ表示のバイポーラ・トラ
ンジスタ１５を含むインターフェース回路は第１５図に
図示されている。本実施例のインターフェース回路は別
の半導体サブストレートに加工される。

第１６図は記述した計算器実施例のキー割当てを図示す
る。各キー、例えば３４０は通常開単極形式型投入スイ
ッチであり、ＲＯＭ２０８にプログラムされた特定の入
力ルーチンを意味する。

プログラムブロックの節で前に述べた「モード・スイッ
チ」のあるものは、ある実施例ではジャンパ線形式でも
よく、特定のモデル又は機器族に対し特定のモードを永
久的に選択することが出来ると考えられる。この方法で
、本発明の一実施例を含む「マスター・プログラム」は
異なる演算特性の全ての場合を経済的にかつ容易にカバ
ーすることが可能である。

ＭＯ８計算器装置実施例の論理及び回路説明本発明によ
る計算器装置は、第１及び２同各ブロック内の機能につ
いて説明してきた。以下の節では計葬器装置は前述した
ように、現在のＭＯＳ又はＭＩＳ加工技術を用いたモノ
リシック集積半導体装置として加工可能な本計口器装置
実施例を含む論理装置及び回路素子に関して説明される
。

第１６図に別に図示だキーボード、第１２から１４図に
別に示した表示素子及び第１５図に別個に図示した表示
ドライバを除いて本実施例の完全な計ｎ器装置を以下に
説明する。第１７図の論理／回路線図は２６枚の図面、
第１７図に図示するように一緒にされる第１７Ａから１
７２図を含む。

前の章で記述した機能素子は第１７図では同じ番号で識
別される。プログラム・ブロック２０１では、プログラ
ム・カウンタ２０９がＲＯＭ２０８に９ビツト・アドレ
ス５０１を与える。ＲＯＭ２０８からのデータ出力５０
２は命令レジスタ１９０に送られる。

制御ブロック２０２では、命令レジスタ１９０の出力５
０３はジャンプ制御回路１９２、制御部２０２の制御デ
コーダ１９１のＲデコーダ１９１Ａ、制御デコーダ１９
１Ｂ、Σデコーダ１９１Ｃ１及びタイミング・ブロック
２０３のマスク・デコーダ回路１９５のＦＬＡ’Ｇマス
ク・デコーダ回路１９５Ａ及び数字マスク・デコーダ回
路１９５Ｂに分配される。Ｒデコーダ出力５０４はデー
タ算術論理装置２０７のＵデータセレクタ・ゲート２１
５及びＶデータ・セレクタ・ゲート２１６を制御する。

ジャンプ条件回路１９２の条件出力５ｏ７はプログラム
カウンタ機能素子２０９中のジャンプ・ゲート５０８を
制御する。Σデコーダ１９１ｃの出力５０９はデータ算
術論理５Ａ置２０７中のＡデータ・セレクタ・ゲート２
１９．８データ・セレクタ・ゲート２２０およびＣデー
タ・セレクタ・ゲート２２１を制御する。制御デコーダ
１９１Ｂの出力５１３はジャンプ条件回路１９２中の条
件セレクタ・ゲート５１４を操作する。制御デコーダ１
９１Ｂの出力５１５はキーボード入力回路１９６のＷＡ
　Ｉ　Ｔ−ＫＮ−ＫＰセレクタ・ゲート５１６を操作す
る。制御デコーダ１９１Ｂの出力５１７は算術論理装置
２０７中のΣゲート２１８を操作する。

タイミング・ブロック２０３では、ＦＬＡＧマスク・デ
コーダ１９５の出力５１８は ＦΔ　ＦＬＡＧ演算論理ゲート５１９及びＦＢＦＬＡＧ
演算論理ゲート５２０を駆動する。

ＦＬＡＧマスク・デコーダ１９５Ａの出力５２１はキー
ボード入力論理部１９６中のキーボード同期バッファ制
御回路５２２を操作する。ＦＬＡＧマスク・デコーダ１
９５Ａの出力５２３はジャンプ条件回路１９２へ同期時
間パルスを与える。数字マスクデコーダ１９５Ｂの出力
５２４はＲデコーダ１９１Ａに入力され、又データ演算
指令からＦＬＡＧ指令を分別するためＦＬＡＧマスク・
デコーダ１９５Ａに入力される。数字マスク・デコーダ
１９５Ｂからの出力５２６はサブ・アドレシング・タイ
ミング・マスクをΣゲート制御回路５２７に与え、Σデ
コーダ出力５０９を通して算術論理装置２０７中のＡデ
ータ・セレクタ・ゲート５１０、Ｂデータ・セレクタ・
ゲート５１１及びＣデータ・セレクタ・ゲート５１２に
与え、さらにジャンプ条件回路１９２の桁上げ借入れ探
知ゲート５２８に与えられる。数字マスク・デコーダ１
９５Ｂの出力５２９は算術論理装置２０７中のＬゲート
制御回路５２７に右シフト指令を与える。

ＦＬＡＧ及びデータ記憶アレイ２０６のＡＡレジスタ２
１１の出力信号５３６はセグメント・デコ−ダ１９８中
のＡバラフッ回路５４２に伝送される。

以下の節ではブロック２０１−２０５の回路説明を詳細
に記述する。計尊器装置をよりよく理解するために、論
理記法とそのＭＯ３回路等価物を第１８Ａ−Ｄ図を参照
してここで説明する。第１７図は正論理を用いた従来の
論理記法により記述されている。しかしながら、装置の
過渡、電圧レベル及びタイミング必要条件を満すため選
択された特定のＭＯ８回路実施例を明瞭にするため別の
記法が含まれている。第１８Ａ図は第１７図に現われる
５個の異なるインバータとその各々の等価ＭＯ３回路を
図示する。同様に第１８Ｂ図は、５個の対応するＮＡＮ
Ｄゲート形式と関連する等価ＭＯ８回路を図示し、第１
８Ｃ図は５個の対応するＮＯＲゲート形式とその等価Ｍ
Ｏ８回路を図示する。第１８Ａ−Ｃ図の各々に示されて
いる個々の異なる形式のＭＯ８回路は以下の通りである
。

内部記号のない論理記号５５２は従来の負荷比回路であ
る。１個の数字記号１．２又は３を有する論理記号５５
３はクロック付負荷φＩを有する論理機能のダイナミッ
クな実施を示しここで１は記号である。この形式の回路
は低電力消費及びゲート・バイアス電圧ＶＧＧを必要と
しないアレイに用いる供給線路（ＤＣ電圧及びクロック
）の数を減らすために用いられる。２個の数字記号ＩＪ
を有する論理記号５５４はφＩの全充電と条件放電φＪ
を有する特殊なレシオレス形式回路を用いた論理機能の
実施を示しここで■及びＪは集合（１，２，３）のうち
の要素であり条件は導通の論理条件である。この形式の
回路は電力を減らすため、セル寸法を小さくするためそ
して又は回路速度を増加するために用いられる。記号Ｇ
を有する論理記号５５５は以後詳細に説明するブート・
ストラップ負荷回路を用いた論理機能を実行するものと
して参照される。最後に記号ＯＤを有する論理記号５５
６はドレイン開放回路を用いた論理機能の実施を意味す
る。この形式の回路はワイヤＯＲ論即に用いられ、ここ
でいくつかの結合された論理ゲートのうち１個のみが負
荷を必要とする。

データ・ブロック２０４の論理及び回路説明データ・ブ
ロック２０４はＡレジスタ２１１、Ｂレジスタ２１２、
Ｃレジスタ２１３、ＦＡ　　ＦＬＡＧデータ記憶レジス
タ２２６、及びＦＢ　　ＦＬＡＧデータ記憶レジスタ２
２７を含むランダム・アクセス形式のメモリ・アレイ・
シフト・レジスタ装置２０６と１０進のデータ算術論理
￥装置２０７及びＦＬＡＧ論理装置２２９を含む。

メモリ・アレイ・シフト・レジスタ装置２０６は、１２
Ｘ１４のアレイすなわち電荷記憶セル１ｏの１２Ｘ１４
のアレイ、すなわちマトリクス５４６とダイナミック・
シフト・レジスタ遅延回路２１４を操作するコミュテー
タ装置５４５を含む。電荷記憶セル１０及びダイナミッ
ク・シフト・レジスタ遅延回路２１４のマトリクス５４
６は３つの１３数字の数及び２６個の２進数ＦＬＡＧに
対する並列シフト記憶装置を与える。コミュテータ装置
５４５は、各中間シフト・レジスタ・セル５４１の出力
を次のシフト・レジスタ・セル５４１の入力に直列に結
合することにより直列に配置された１２個のシフト・レ
ジスタ・セル５４１（第１９図に詳細に図示されている
）を含む。この様にしてシフト・レジスタ・セル５４１
は共通の読取り書込み制御信号を連続的にマトリクス（
記憶アレイ）５４６の隣接する行へ分配することが出来
る。アレイの１４列の各々に対し１個の入力と１個の出
力を有する１３ビツト長の１４ＷＡの並列にシフトする
シフト・レジスタの所望の特性に対応する回転の安定な
像の交換を行うためには、交換回路に別の装置５４７．
５４４を設ける。

ＮＡＮＤ回路５４７及び遅延素子５４４は回転に対する
１個以上の読取り書込み制御の循環に対応する多重モー
ド振動を取り除く。シフト・レジスタ・セル５４１の等
価ＭＯ３回路は第１９図に図示されている。各シフト・
レジスタ・セル５４１は通常の６個のＭＯＳトランジス
タ・シフト・レジスタ・ビット部を含みさらに従来の負
荷回路と比較してすぐれた過渡応答を与えるために容量
性ブート・ストラップ効果を用いた負荷回路５４８を含
み、読取り書込み制御パルスの時間間隔をりロックφ２
の時間間隔に制限するセル５４３及びキル回路５５１か
らのＲＰパルス付勢５５０を含む。セル５４３の回路は
第２０図に詳細に示され、セル５４３の回路はクロック
φ２からの入力を有する二重反転増幅器回路によりタイ
ミング・パルスＲＰを発生する。

再び第１７図を参照すると、Ａデータ・セレクタ・ゲー
ト２１９、Ｂデータ・セレクタ・ゲート２２０及びＣデ
ータ・セレクタ・ゲート２２１は各々Ａレジスタ２１１
（列へ１、Ａ２、Ａ４及びＡ８）、Ｂレジスタ２１２（
列Ｂｌ、Ｂ２、Ｂ４及び８８）及びＣレジスタ２１３（
列Ｃ１，Ｃ２、Ｃ４及びＣ８）の駆動入力￥Ａ四である
各セレクタ・ゲート５１０．５１１．５１２に結合され
る。

Δレジスタ２１１、Ｂレジスタ２１２及びＣレジスタ２
１３の出力装置５３６．５３７．５３８の各々は１ビツ
トダイナミツク・シフト・レジスタ遅延回路２１４を通
してデータ・セレクタ・ゲート２１９の通常人力ＮＡ、
データ・セレクタ゛・ゲート２２０のＮＢ及びデータ・
セレクタ・ゲート２２１のＮＣに戻って循環路を完成す
る。通常路に加えて、Σデータ・セレクタ・ゲート２１
８はＡデータ・セレクタ・ゲート２１９のＥ　Ａ　制ｔ
ｉｔ又はＢデータ・セレクタ・ゲート２２０のΣＢ　ｔ
ＩＩＩ　ＩＩＩ又はＣデータ・セレクタ・ゲート２２１
のΣＣ制御により選択可能である。これらの路に加えて
、遅延セル２１４を通して伝送されるＡレジスタ２１１
及びＢレジスタ２１２の出力装置５３６．５３７は第３
図に関して前述した様にΣＡ及びΣＢ制御と組合せた交
換制御部により各々Ｂデータ・セレクタ・ゲート２２０
及びＡデータ・セレクタ・ゲート２１９を付勢すること
が可能である。通常のΣの全て及び交換制御部はΣデコ
ーダ１９１Ｃによりデータ・セレクタ・ゲート２１９．
２２０．２２１に与えられる。

ダイナミック・シフト・レジスタ遅延回路２１４の最初
の半分により遅延されたＡレジスタ２１１の出力装置５
３６とＣレジスタ２１３の出力袋Ｎ５３８は−Ｕデータ
・セレクタ・ゲート２１５により加算器２１７のプラス
側に選択される（通常ここのみに）。同様に、ダイナミ
ック・シフト・レジスタ遅延回路２１４の最初の半分に
より遅延されたＢレジスタ２１２の出力装置５３７と装
置５２４により発生された定数ＮはＶデータ・セレクタ
・ゲート２１６により加算器２１７のマイナス側に選択
される（通常ここのみに）。排他ＯＲ回路５５４は、ノ
ード５５におけるその通常（加算）極性に関して、加算
器２１７への■入力の補数を条件的に取るため又前記補
数条件が命令レジスタ１９０の出力５０３からの減算指
令である場合に利用される。Ｕデータ・セレクタ・ゲー
ト２１からのＵ出力５５２と排他ＯＲ回路５５４からの
条件的に補数を取られた■出力５５５は、２進和Ｕに加
えることのノード５５８における条件的に補数を取られ
たＶとノード５５９における２進桁上げ信号を発生する
ために桁上げ人力５５７と共にリプル桁上げ加締セル５
５６により加算される。ノード５５８で発生した２進数
和とノード５５９で発生した桁上げは論理装置５６３に
よりＧＫ制御部５６４とＣＢＲ８ｔｌｌａ５６５（７）
状態ｔ、：応じて、１０進数和及びＴ加算器ノード５６
０と内部数字桁上げノード５６１における桁上げに補正
される。制御部５６４．５６５は２進化１０進法（ＢＣ
Ｄ）演算ではなく２進法コードを選択するためかつレジ
スタ・データ循環の選択されたフィールドにおける内部
数字桁上げをブロックするために用いられる。

Ｔ７Ｊｌ算器５６３の出力５６０はノーシフト（ＮＳ＞
又はリプル桁上げ加算セル（遅延素子）５５６と左シフ
ト（ＬＳ）Σ路のどちらかを通してΣデータ・セレクタ
・ゲート２１８により選択可能である。Σデータ・セレ
クタ・ゲート２１８はまた入力５５２において反転され
たＵと反転されたＶ入力５５３を用いることにより右シ
フト路も可能にする。Σゲート制御回路５２７は左又は
右シフト指令をΣデータ・セレクタ・ゲート２１８の左
又は右チャネルに伝送し、左シフト又は右シフト指令の
両方が存在しない場合には、ノー・シフト路を付勢する
。さらに、左シフト指令が存在する場合は、Σゲート制
御回路５２７は、最初の数字をブロックしてマスクされ
た最小桁数字におけるＯの挿入を保証するために、左シ
フト遅延素子５６６により用いられる数字マスク制御用
の出力５２６の先縁探知を発生する。

算術論理装置２０７のレジスタ操作論理部と大体同じＦ
ＬＡＧ論理装置２２９はデータ記憶アレイ２０６により
発生された循環路を完成する。

ＦＡ記憶セル５６８とＦＢ記憶セル５６９の出力装置は
Ｆ　ＬＡＧ論理装置２２９のＦＡＦＬＡＧ演算論理ゲー
ト５１９とＦＢＦＬＡＧ演惇論理ゲート５２０への通常
ＩＩＩ′１環入力で重入力かつジャンプ条件回路１９２
中のＦＬＡＧ選択ゲート５７０へ伝送される。数字マス
ク・デコーダ１９５Ｂからの出力であるＦＬＡＧ指令入
力５１８は、命令レジスタ５０３、（ＦＡ又はＦＢ）（
７）ＳＬＪＢビットによりかつＦＬＡＧマスク・デコー
ダ１９５ＡからのＦＭＳＫ制御信号５１９′により（１
３のタイム・スロット又は状態のうちから１個を選択す
る）特定のＦＬＡＧがアドレスされた場合にセット、リ
セット又はトグルされることが可能である。

さらに、同じタイム・スロット（ＦＭＳＫ）のＦＬＡＧ
のＦＡ及びＦＢ対は数字マスク・デコーダ１９５Ｂから
の出力であるＦＬＧ指令５１８により交換される。ＦＡ
及びＦＢＦＬＡＧ演算論理ゲート５１９．５２０はＦＬ
ＡＧに対する中間ゲートを完成するため各々ＦＬＡＧデ
ータ記憶アレイ入力Ｗ置５装５．５０６１．：ＦＬＡＧ
データを与える。

制御ブロック２０２の論理及び回路説明制御ブロック２
０２は命令レジスタ１９０．Ｒデコーダ１９１Ａ、制御
デコーダ１９１Ｂ、Σデコーダ１９１Ｃ及びジャンプ条
件回路１９２を含む。

命令レジスタ１９０は１１個のコンバータ５７５の組を
含み、その入力はブート・ストラップＮＡＮＤゲート５
７１により命令サイクル当り１回プログラム・ブロック
ＲＯＭ２０８のデータ出力５０２からサンプルされる。

他のデコーダと共に第１７図に図示されているＲ１制御
及びΣデコーダ１９１は、デコーダは完全には発生され
ないことを除けば構造的に読取り専用（ＲＯＭ）デコー
ダ／エンコーダ回路と同じであるプログラム可能な論理
アレイに実施される。すなわち、Ｎビット・アドレスＲ
ＯＭでは２’ｌｌｌの位置がデコードされるが、ＰＬＡ
では所望の状態のみがデコードされる。例えば、第２１
図に図示されているＰＬＡを考える。真及び補数の両極
性のＡ及びＢ入力５７１′は両方ともＰＬＡの最初の半
分（デコーダ）に与えられる。この例では、４個の積項
（デコーダ出力）５７２は第２（エンコーダ）アレイへ
の入力として与えられる。デコーダ・ゲート５７２′と
エンコーダ・ゲート５７３の回路は同様の分岐ゲートで
ある。すなわら論理ＮＡＮＤゲートである。しかしなが
ら、ＮＡＮＤ−ＮＡＮＤ論理はＡＮＤ−ＯＲ論理に還元
されるため、特定の入力に対する特定の積項の依存性が
例えば５７４に示す様に接合部における丸であられされ
る場合にはＰＬＡ回路実施を記述するため積和記法を用
いるのが便利である。ＭＯ８実施例の加工中に用いられ
るプログラム可能なゲート・マスクにより、丸は又ＭＯ
Ｓゲートの物理的配置に対応する。

デコーダ（ＰＬＡ）に対する上述の記法に従ってΣデコ
ーダ１９１Ｃは、命令レジスタ１９０の出力５０３から
のΣΔ及びΣＢ大入力ら得られる出力５０９の制御と及
σＲデコーダ１９１ＡからのＥＸ交換指令用の出力５０
４と数字マスク・デコーダ１９５Ｂからの数字マスク用
の出力５２６をデコードするために４項のデコーダ回路
５７８と４線路出力工ンコーダ部５７９を有する。同様
にＲデコーダ１９１Ａは命令１９０のＲフィールド２３
４の出力５０３を７項デコード・アレイ５８１と５線路
出力エンコーダ・アレイ５８２を用いてＵＶ指令ＣＬＪ
、ＡＵ、ＢＶ及びＥＸ用の出力５０．１：Ｒ７ＷＡＩＴ
条件］−ｔ’５８０に変換する。Ｒデコード・マトリク
ス５８１の全ての項は出力５０３における命令レジスタ
１９０の１−ビット２３０の真状態によりかつ反転され
た状態のＦ　Ｌ　Ａ　Ｇ信号５２５により条件づけられ
る。制御デコーダ１９１Ｂはキーボード条件を示す出力
５１３、キーボードＷＡＩＴを示す出力５１５及び左シ
フト右シフトを示す出力５１７′ｇ）特定のキーボード
命令に対する命令の制御をデコードする。

制御デコーダ１９１Ｂは１２項デコーダ５８３と９１路
出力エンコーダ・アレイ５８４を用いる。

ジャンプ条件回路１９２は、キーボード条件セレクタ・
ゲート５１４、桁上げ借入れセレクタ・ゲート５２８及
びＦＬＡＧテスト及び比較ゲート５７０からの入力をラ
ッチのＳＥＴ側に交叉結合をしたラッチ回路５８４と、
ラッチのリセット側へのタイミング入力５８５と、ジャ
ンプ指令をデコードしジャンプ条件が真の場合にジャン
プ条件制御用の条件出力５０７をジャンプゲート５０８
に付勢するゲート回路５８６とを含む。

タイミング・ブロック２０３の論理及び回路説明タイミ
ング・ブロック２０３はクロック発生器１９３、状態及
び数字タイミング発生器１９４、数字及びＦＬＡＧマス
ク・デコーダ・アレイ１９５及びキー人力論理部１９６
を含む。

計算器装置の全てのタイミング情報は約２５０に１１２
の方形波発生器又は発信器（第１７図に図示したモノリ
シック半導体装置にとっては外部）により与えられる。

第１７Ｘ図のφ端子５３０により示すように入力クロッ
ク・リードＣは外部クロック信号をモノリシック計算器
装置に印加する装置を与える。第１７Ｘ図に示した基本
クロックと第１７Ｚ図に示した３位相クロックは両方と
もモノリシック半導体装置に組込まれる。方形波φは第
１７Ｘ図の基本クロック回路により直ちに各々５３１．
５３２で反対極性の半分の周波数のｈ形波φ、１とφ、
２に分割される。２位相クロック出力φ８１とφ８２は
また３ビツト・リング・カウンタ５８８により分割され
て、第１７図の計算器装置実施例の全ての論理及び回路
素子の基本クロック・シ・ステムとしての３位相クロッ
クφ１Ｌ１φ２４、φ３．を５３３．５３４，５３５で
与える。

状態及び数字のタイミング信号を発生するタイミング発
生器１９４は状態カウンタ５８９、数字カウンタ５９０
、状態数字比較器５９１、状態デコーダ５９２及び数字
デコーダ５９３を与えるためにダイナミック・シフト・
レジスタ素子とＰＬＡ論理部を用いている。再びコード
化された状態デコーダ出力５９４は他の機能素子に分配
されて６つの独立なタイミング母線の各々の状態タイミ
ングの任意な選択を行う装置を与える。状態デコーダ出
力５９５は又第１７図の他の回路素子により必要とされ
るように分配される。数字フィード・バック・シフト・
レジスタの正しいフィード・バックを得るための装置を
設けることに加えて、数字デコーダ５９３の出力は数字
出力走査器１９７を駆動する。ここで第１７１図のＰＬ
Ａが、数字表示を行うにあたって小数点の桁を探しそれ
を表示するための情報を第１７Ｅ図に示すセグメント出
力デコーダ１９８に送るためのアレーとして用いられる
。

ＦＬＡＧマスク・デコーダ１９５の１３の積項は、出力
５０３における命令レジスタ１９０のＲ及びΣフィール
ド２３４．２３５の各々からのＦＬＡＧアドレスを、状
態カウンタＳのＳＡ、ＳＢ、ＳＧ及びＳＤ入力からデコ
ードされた１から１３までの状態に対応させるために用
いられ、ＦＬＡＧ演算のタイミング・アドレスのように
ＦＬＡＧ演粋論理ゲート５１９．５２０にゲートされる
ＦＬＡＧアドレシング信号ＦＭＳＫを５９６に発生させ
る。同様に、数字マスク・デコーダ１９５Ｂは出力５０
３における命令レジスタ１９０のＭフィールド２３２に
関連してかつ状態カウンタ５８９から数字マスク信号５
２６を与える。

この方法で６つの異なるマスクの各々に対する状態とマ
スクの間の任意のセット、リセット関連対応が得られる
。数字マスクに加えて、数字マスク・デコーダ１９５Ｂ
はＦ　Ｌ　Ａ　Ｇ　１ｉｌｌ　ＩＩＩの出力５１８、右
シフト制御の出力５２９及び定数Ｎ発生用出力５２４の
デコードを行う。

出力ブロック２０５の論理及び回路説明セグメント出力
サブ・システム１９８はデータ記憶アレイ２０６の出力
装置５３６をバッファする遅延素子５４２と、セグメン
ト・デコーダ（ＰＬＡ）６０１、及び１１デコード・セ
グメント出力信号を有する端子５７６を駆動する出力バ
ツファ回路６０２を含む。セグメント・デコード・アレ
イは選択再結合用の数字情報をデコードする装置のため
の１０個の積項を有する、すなわら数字セグメント出力
６０２′のコード化と、ＦＬＡＧ情報（例えは、エラー
又はマイナス符号）をデコードする積項及びＯ消去を行
うための積項とフィード・バック信号６０３である。

数字出力走査器１９７は、内部数字ブランキング能力用
の数字ＢＬＡＮＫ信号６０６により数字デコーダ５９３
の出力をブロックする１１個の２人力ＮＡＮＤゲート６
０４と、前述したようにキーボード及び表示部の走査を
行う端子５７６を駆動する出力バッフ７回路６０５とを
含む。

ブ［１グラム・ブロック２０１の論理、回路及びプログ
ラム説明 前述したように、プログラム・ブロック２０１はプログ
ラム・カウンタ（ＰＣ）２０９と読取り専用メモリ（Ｒ
ＯＭ＞２０８とを含む。プログラム・カウンタ２０９と
読取り専用メモリ２０８の両者は各命令に要するアドレ
ス修正を行ない、制御ブロック２０２に、例えば、記述
した実施例では命令レジスタ（ＩＲ）１９０への１１−
ビット入力を与える。

現在の命令に要するアドレス修正は、ＷＡＩＴ操作に対
する無修・正、通常の増加操作に対する２進数の１を加
えること、及び実行されないジャンプ操作、又は実行さ
れるジャンプ操作に対しては命令レジスタ１９０からの
９ビツトをプログラム・カウンタの全９ビツトと置き換
えることのどれかである。ＷＡＩＴ操作に対する無修正
及び通常増加操作に対する２進数１の加算及び実行され
ないジャンプ操作は、プログラム・カウンタ２０９のＬ
ＳＤ出力ｅ５２を再循環させるか又はＬＳＤに１を加え
てそれをプログラム・カウンタ２０９のＭＳＢに循環さ
せるかの各々どれかであるタイミング・ブロック２０３
中のキー人力論理部１９６からプログラム・カウンタ２
０９のＭＳＤへ直列人力６５１を送ることにより満足さ
れる。どちらの場合でも循環は命令サイクルと同期して
いる。

実行されるクヤンブ演算に対しては、命令レジスタ１９
０からの９ビツトを全９−ビット・カウントと置き換え
ることは命令サイクルの状態８１２の間に同時にプログ
ラム・カウンタ２０９の全てのビットの入力６５３にジ
ャンプ条件回路１９２の出力により命令レジスタ１９０
の出力５０３を並列にストローブすることにより満足さ
れる。

制御ブロックの命令レジス′９１９０への命令語の出力
は、状１３１３の間に各命令サイクル毎に命令レジスタ
１９０に新な入力を与えるＮＡＮＤゲート６５４により
ストローブされる。プログラム・カウンタ２０９の直列
循環はＳ３から８１２の間にＮＡＮＤゲート６５５によ
りクロックされる従来のシフト・レジスタ・ビット６５
６により与えられる。ＲＯＭはビット当り５叫のＮＡＮ
Ｄゲートのアレイ又は全部で５５個のＮＡＮＤゲートを
駆動する命令レジスタ１９０のビット出力５０３毎に６
４個の内の１個を取り出すデコーダを含む。これらの５
個のゲートのうらの１個は各ビットに対し５個のうちか
ら１個を取り出すエンコーダによりアドレスされる。そ
れ改、最大で３２０個の１１ビット語の記憶装置が設け
られ、任意の１語のランダム・アドレシングに対して選
択（デコード及びエンコード）される。本計算器実施例
のプログラム・ブロック２０１は固定プログラムを記憶
するためのプログラム可能な読取り専用メモリ２０８を
含む。別の実施例では、しかしながら、読取り専用゛メ
モリ２０８に置き換わる読取り店込みメモリが、記憶さ
れたプログラムを連続的に変化する装置を与え、それ故
計算器装置の演算を変化させることが可能である。

計Ｒｍ演算用のプログラムをメモリに常駐させておくこ
とにより計ｎ器演ｎを行うことが可能であるが、可変機
能計算器装置の１実施例におけるプログラム処理に対応
するフロー・チャートを第２２Ａ乃至２２Ｔ図に図示す
る。又、計鐸問題をキーボード操作により解く操作手順
の例を第７表に示す。

第２２図を参照すると、計ｔ３鼎プログラム論理の流れ
は以下の通りである。

第２２Ａ図はフロー・チャート記法の鍵を与える。箱の
形は様々な種類の命令を区別するために用いられ箱の中
の記号は指定された種類内の特定の命令を指定するため
に用いられる。

円記号はラベル、例えば第２２Ａ図のＧＯ及びＣ０ＮＴ
として用いられる。長方形は代入を表わす。レジスタ操
作には、数字マスクを表わす添字と共に矢印が用いられ
る。フラッグ操作には、余分な線を有する長方形が用い
られ、修正されるフラッグの記憶又は英数字識別と共に
命令が与えられる。楕円記号は、テスト・フラッグ、比
較フラッグ、及び比較レジスタ命令を含む全てのテスト
操作に対して用いられる。ひし形はブランチ条件命令に
対して用いられ、指示された条件は先行するテスト又は
レジスタ（桁上げ／（ｉ入れ）操作に関連する。１６進
記号はＷＡＩＴ操作に用いられる。ＷＡＩＴ条件に加え
て、例えば１加算のような関連演算のＤｌｌ又はＫＮが
指示されている。

第２２Ｂから２２Ｔ図においてフローチャートの各ステ
ップに記載されている二指の１６進コードの数字は読取
り専用メモリ（ＲＯＭ）２０８に記載された対応するＩ
ＲコードのＲＯＭ位置（ＰＣ値）を表わす。

第２２Ｂ図を参照すると、４つの基本演算（±、＝、×
１÷）ルーチンを結合し、フラッグ・テストにより現在
の操作と以前の操作状態を決定し、図示した決定ツリー
を更新する基本制御ルーチンが示されている。

第２２Ｃ図を参照すると、クリア・エントリー（ＧＥ）
、小数点（ＤＰＴ）、クリア（Ｃ）、及びデータ・エン
トリーのルーチンが示されている。

クリアはＯＯＯから００３に配置され全てのフラッグと
Ａ及びＣレジスタをクリアする装置を与えてＬＯＣＫに
復帰する。クリア入力は位＠０５８にあり、Ａレジスタ
とｒＩＡ？！するフラッグをクリアするため０２１のＤ
２ルーチンへブランチする。

データ・エントリーは数字キーの入力と小数点スイッチ
・ルーチンの制御ルーチンであり、位置Ｏ１Ｅに始まる
。

第２２Ｄ図を参照すると、全ての瞬間的なキーボード入
力の静止（開放回路）をテストすることにより二重キー
人力と単一操作エントリーの多重実行を防止する装置を
与える。しＯＣＫで全ての操作ルーチンは終結する。Ｌ
ＯＣＫは位置００４から００８にあり、静止用のＩ　Ｄ
　Ｌ、　Ｅにブランチする。位置００９から０１０の２
つのＷＡＩＴループでは、ＩＤＬＥは先縁キーｒＥｌ動
と過渡雑Ｂを打消寸装置を与える。

第２２Ｅ図を参照すると、ＯＰＮはどの操作が要求され
ているかを決定するためにキーボード操作入力（ＫＯ主
キーを間合わせる装置を与える。

これはブランチ条件命令のリストによりなされ、その実
行順序は数字走査出力へのキー接続の順序に対応し、Ｗ
ＡＩＴ　　Ｄｌｌ命令により走査サイクルに問合せを同
期し、ＷＡＩＴ命令にともなうＫＯ→Ｃ０ＮＤによりキ
ーボード入力の状態の条件ブランチを可能にする。ＯＰ
ＮはＲＯＭの０１１と０１Ｄに配置され、以前のジャン
プが実行されない場合には、数字入力用のデータ・エン
トリーのジャンプで終結する。

第２２Ｆ図を参照すると、ＮＢＲは数字キーボード入力
、例えば数字キーと小数点位置スイッチを間合わせ、走
査・コード化する装置を与える。

これは待機の各命令サイクルに対してＡの仮数から「１
」を減算するために（Ａ−１Ａ）により位置０３Ａの単
一命令ＷＡ　ＩＴ　（Ｄｌ　１　＋ＫＮ）によりなされ
る。

第２２Ｇ、Ｈ，ＩＳＪ、に、Ｌ、及びＭ図を参照すると
加算／減［１（Ａｓ）と予備正規化（ＰＲＥ）が示され
ている。これらのルーチンは加算又は減算の実際の実行
に加えて様々なテスト及び形式化処理を含む。

第２２Ｎ１０、Ｐ、Ｑ、Ｒ，Ｓ及び１図を参照すると乗
算／除０（ＭＤ）と事後正規化（ＰＯ８Ｔ）が示されて
いる。これらのルーチンは、所望の機能を実施するため
にシフト、テスト、及びカウント処理と組合せた繰り返
し加算及び減算を用いている。

第２３図は本実施例の上述した信号と機能及び現在の集
積回路技術のパッケージ技術との間の実際の関連を図示
する。例えば、本実施例の入／出力端子は、従来のＤＩ
Ｒプリント回路塁板処理使用により本装置をよりアクセ
ス可能な装置にするためにｔａ導体及び熱圧縮結合を用
いたセラミック又はプラスチック・パッケージ・リード
・フレームに結合される。

本発明の計算器装置の記述したＭＯ８実施例では、１明
の操作状態では■ＳＳ−ＶＤ。と■、。−■Ｇ６は例え
ば名目７．２ボルト（最大８．１ボルト、最小６．６ボ
ルト）である。クロック（φ）周波数は名目２５０に■
　、最小２００に１１７、最大３３０に１１　　である
。

非計ＦＩ固機能用計算器装置のプログラミング本発明の
計算器装置は前述した卓上計ｎ器機能以外の機能を実行
するためにプログラムされるという点で可変機能計算器
−である。本装置の可変機能性は、装置に用いられるプ
ログラム可能な読取り専用メモリとプログラム可能な論
理アレイのような種々のサブシステムのプログラム可能
性により基本的には与えられる。上述したように、これ
らのプログラム可酷なサブシステムは、ＭＯＳ又はＭＩ
Ｓ実施例の製造中に単にゲート絶縁体マスクを修正する
ことにより任意にプログラムされる。

別な計算器実施例では、キーボードの別なキーそして又
はＲＯＭに記憶された別なプログラムを用いた多数の別
の機能は、例えば、右シフト、交換演算、平方根、指数
演算、対数演算、二重及び三重のＯ操作、及びキー順序
確認を含む装置を提供することが可能である。

本発明の計算器装置は種々の実施例でプログラム制御、
データ制御算術及び論ｌ１ＩＶｔａ及び入／出力サブシ
ステムを含むが、非計算器機能を実行するようにプログ
ラムしてもよい。例えば、翳１算器装置はデジタル・ボ
ルト・メータ、事象計数、メータ・スムージング、タク
シ−料金メータ、オドメータ、重量測定用スケール・メ
ータ等のようなメータ機能を実行するようにプログラム
してもよい。本装置は又１１Ｊ　ｌｌｌ３として作用す
るキャッシュ・レジスタ操作、ｑ術ティーチング装置、
時計、表示デコーダ、自動車ラリ−・コンピュータ等を
実行するようにプログラムしてもよい。

以上説明してきたように、本発明によれば、電子Ｈｅが
、製造工程中のマスクにより少くとも入力ルーチンと演
算と出力ルーチンとのためのプログラム命令情報を固定
的に記憶するプログラム記憶手段を＄１１′ｇＡ１００
入力手段、算術論理手段および出力手段と共に単一の半
導体基板に集積したモノリシック半導体装置を鏝えて構
成されているため、 （１）　　半導体装置の製造工程中の印刷工程における
フォトマスクのようなマスクを変更し、演算のためのプ
ログラム命令情報を変更することにより、計算機能だけ
でなく、種々の非計算機能、例えばυ１６１１能を果さ
せることができ、入力ルーチンおよび、または出力ルー
チンのためのプログラム命令情報を入力装置および、ま
たは出力ｖｌ置に合わせて変更するなら広範な入出力装
置と組合せることができ、多種多様な電子装置を簡単な
構造で形成工きる。

（り　半導体装置のｇＩＪ造工程中に上述の如く単にマ
スクを変更してその機能を変更できるということは、半
導体装置のそれ以外の１１割および製造を全ての電子Ｂ
ｌについてＭ本釣に共用できることを意味し、電子装置
の製造価格低下、開発期間の短縮を図ることができる。

（３）　　入力装置と出力装置とを除く各手段を単一の
半導体基板に集積できるということは、電子装置の小型
化に寄与し、したがって従来電子制御が困難な、あるい
は不都合な装置、例えば家庭用電気器具や事務機械を始
め各種装置を電子装置化することができる。

（４）　　各手段を単一の半導体基板に集積できるとい
うことは、また、電子装置を構成する半導体装置の数を
減少させることになり、電子装置の組立の簡略化、部品
管理の容易化に寄与する。さらに、電子装置を構成する
半導体装置が多くなると、その間のインターフェース回
路用チップが必要になることが多く、このようなインタ
ーフェース回路用チップを不要にすることで電子装置の
製造価格の低下を図れる。

（５）電子装置の機能から判断される必要最小限のプロ
グラム命令情報を選択して半導体装置の一部に固定的に
記憶しているので、各手段を単一の半導体装置上に集積
可能となり、ひいては電子装置の製造価格の低下、量産
性の向上等に寄与できる。

また、本発明によれば、半導体基板に集積された各手段
を内部接続線により各情報が伝達可能なように接続され
ているため、 （１）　　従来のように半導体装置間を結ぶ外部配線、
あるいは複雑な導体パターンの形成された基板の如きも
のが不要になり、電子装置の製造価格の低下を図れる。

（り　外部配線、あるいは基板に印刷された導体パター
ンによる接続を不良にできるということは、電子装置の
組立中に生じる接続不良、さらにその使用中に生じる断
線を防止することができ、電子装置の信頼性を向上させ
ることができる。

又、実施例の説明で述べたように、本発明によれば更に
つぎのような優れた効果を得ることができる。

（１）　　電子計筒機の基本的機能を単一の半導体集積
回路に組込込ｌυだ汎用性のある電子Ｖ！ｉａを用いる
ことにより超小型の汎用性ある電子計口装置を得ること
ができる。

（ａ）　　キーボード入力線をキーの数より少なくし、
モノリシック電子装置の入力端子数を減少させることが
できる。

（３）　　非常に小さな電子装置で、モノリシック半導
体集積回路内のプログラム記憶回路に固定的に記憶さ□
れたプログラムにより、計算器機能のみならず非計算器
機能をも可能とする種々の機能を持つことができる。所
望のプログラムは本半導体装置の製造工程中の印刷工程
におけるフォトマスクのようなマスクにより任意に設定
され得る。従って本発明は非常に広い種々の分野に適用
され得るものである。本電子装置の使用者はこの半導体
集積回路を全体として単一の非常に小さなシステムとし
て認識することができる。従って計算器に親しみがなか
った使用名でも本半導体集積回路をより大きな又はより
高いレベルのシステム内のサブシステムとして容易に用
いることができる。

（４）　　新たなプログラムを有する電子装置の設計サ
イクルを短縮することができる。本発明によれば新たな
機能を要する新装置は、プログラム記憶回路用のマスク
を変えることにより、モノリシック半導体回路の伯の部
分を基本的に変えることなく設計することができる。Ｆ
ｒＶｔ置に酋通必要とされる試験工程は本質的に新たな
プログラム記憶部のみにおいて行えばよいこととなる。

従って設計、プロトタイプ製作、試験からＩＸＪ　Ｔｉ
への工程のサイクルは非常に短縮することができる。

（５）　　本発明の電子装置は、半導体製造技術により
大間生産することが容易である。従って製造コストを低
減でき、本発明の電子５Ａ置の応用分野を拡大すること
もできる。

（６）　　固定的に記憶されるプログラムにより種々の
分野に適用され得る本電子装置の大きさは数Ｍ平方以内
に縮小され得、従来の２８ビン又は４８ビンパツケージ
内に納めることができる。

更に、本発明の電子装置を用いることにより可変機能固
定プログラム計算装置が、その重要部分である電子ｔｉ
置が小型であることにより同様に小型化され得る。

（７）　　本発明に係る電子装置が構成されているモノ
リシック集積回路の大きさは、メモリ機能を２つの部分
、即ち、読取り専用メモリ（ＲＯＭ）のようなプログラ
ム記憶回路とランダムアクセスメモリ（ＲＡＭ）の様な
データメモリ回路とに分けることにより縮少化され得る
。この２つの異った形式のメモリへの分離は半導体チッ
プの制限された面積の有効的な利用を可能とする。

本発明では半導体集積回路を絶縁ゲート型トランジスタ
で構成することにより１．モノリシック集積回路内の集
積密度をバイポーラ型式のトランジスタよりも大にする
ことができる。

（８）　　各種の分野に適用し得る電子装置の電気的信
頼度は、プログラムメモリ、データメ上り、制御回路、
埠術論理装置、入力回路及び出力回路を小型のモノリシ
ック集積回路内で構成しこれらを集積回路内で相互接続
することによってパッケージビン及び接続線の数が少く
されることにより向上される。パッケージビン及び接続
線は、電気的雑音を拾い電子装置の機能誤りを起させ得
る好ましくない容量をもたらすものであるが、本発明に
よればパッケージビン及び接続線の数を減らすことによ
りこれらの不都合を防止することができる。

多相クロック信号を供給するタイミング回路がモノリシ
ック集積回路内で集積されているので本発明に係る種々
の回路はチップ内でクロック信号を受けることができ、
これにより又ビン及び接続゛　線の数を減少させること
ができる。

（９）　　各種の分野に適用し得る本電子装置の機械的
信頼性は、本願発明が用いられるシステムにおけるパッ
ケージビン及び接続線を少くすることにより向上させる
ことができる。製造工程中におこる接続不良、断線等の
問題が減少するからである。また本発明を使用して計算
装置を構成した場合、その機械的信頼性も向上させるこ
とができる。

（１０）本発明が適用されるシステム内のインタフェー
ス回路用の集積回路チップを減少させることができ又そ
の設計も容易に行うことができる。

即ら、若し電子装置が幾つかの複数の集積回路チップに
より構成される場合には集積回路パッケージ間の接続に
おいてインターフェース回路用チップが必要とされるこ
とが多く、これらの集積回路チップは幾つかのインタフ
ェース回路を通して動作することとなる。本発明によれ
ば単一のチップで各回路が構成されるのでイン−タフエ
ース回路用チップを減少させることができシステム全体
の設計が容易となる。

以上に述べた如く本発明によれば多くの価値ある技術的
な利点をもたらすことができ、かつ同時に関連産業に対
しても経済的利益をもたらすことができる。

本発明のいくつかの実施例を詳細に説明したが、しかし
ながら、特定の実施例に対するこれらの説明は単に発明
の概念の下にある原理を説明するものである。開示した
実施例の様々な修正や本発明の他の実施例は、本発明の
範囲と要旨を逸脱することなく同業者には明らかである
と考えられる。

【図面の簡単な説明】

第１図及び第２図は本発明の計算器装置を図示するブロ
ック線図である。 第３図は本発明の計算器装置の１実施例のデータ・ブロ
ック２０４を機能的に記述したブロック線図である。 第４図はＦＬＡＧレジスタの動作を図示する該レジスタ
のブロック線図である。 第５図は計算器装置の実施例に用いられる基本指令語形
式と命令地図である。 第６図は計算器Ｖｉ＠の基本命令サイクル・タイミング
を図示するグラフである。 第７図はキーボード及び表示走査の走査サイクル・タイ
ミングを表わすグラフであり、走査サイクルを命令サイ
クル・タイミング時間と関係づけるものである。 第８図はＡレジスタ、Ｂレジスタ、Ｃレジスタ、ＦＡ　
　ＦＬＡＧレジスタ、ＦＢ　　ＦＬＡＧレジスタ及び表
示部のデータ形式を表わす図である。 第９図は、入力感知プログラムが過渡准音、二重エント
リー、前縁振動及び後−縁撮動に対する防御を与えてい
ることを示すキーボード・プログラム・タイミングを表
わすグラフである。 第１０図及び第１１図は本計算器装置と関連して用いら
れる１例としての計算器キーボードを示す平面図である
。 第１２図は数字走査回路への入出力接続を示す表示素子
の回路線図である。 第１３図は本発明の実施例に関連して用いられる表示部
の代表的な表示字体を示す図である。 第１４図はセグメント駆動がいかにして本発明の実施例
の数字駆動を含むかを示すグラフである。 第１５図は本発明の実施例における表示素子と走査回路
との間のインターフェース回路の回路線図である。 第１６図は走査回路への相互接続を含む、説明された計
算器実施例に関連して用いられるキーボードの回路図で
ある。 第１７図は本発明の計算器装置の金属−絶縁体一半導体
実施例の論理回路線図であり、第１７Ａ図〜第１７２図
を含む。 第１８Ａ図〜第１８Ｄ図は第１７図に示した秤種の論理
ゲートの等価金属−絶縁体一半導体回路を承り線図であ
る。 第１９図は第１７図の実施例に用いられるランダム・ア
クセス・メモリ・アレイ・シフト・レジスタ装置のコミ
ューデータに用いられるシフト・レジスタ・セルの等価
金属−絶縁体一半導体回路を図示する回路線図である。 第２０図は第１９図のシフト・レジスタ・セル用の金属
−絶縁体−半導体ドライバ回路を図示する回路線図であ
る。 第２１図は第１７図の実施例に用いられるプログラム可
能な論理アレイ（ＰＬＡ）と等価な回路を図示する線図
である。 第２２Ａ図〜第２２Ｔ図は、浮動小数点演算、入力ルー
チン及び出力ルーチンを含む卓上計算器機能を与えるた
め、計算器装置の実施例のプログラム可能読取り専用メ
モリに記憶されたプログラムを示すフロー・チャートで
ある。 第２３図はキーボード、表示ドライバ及び電源への端子
相互接続を示すパッケージ化されたモノリシック構造体
の平面図である。 ２０１・・・プログラム・ブロック、 ２０２・・・制御ブロック、 ２０３・・・タイミング・ブロック、 ２０４・・・データ・ブロック、 ２０５・・・出力ブロック、 ２０８・・・読取り専用メモリ、 ２０９・・・プログラム・カウンタ、 １９０・・・命令レジスタ、１９１・・・制御デコーダ
、１９２・・・ジャンプ条件回路、 １９５・・・数字及びＦＬＡＧマスク・デコーダ。 １９６・・・キー人力論理部、 ２０６・・・ランダム・アクセス・メモリ・シフト・レ
ジスタ及びＦＬＡＧデータ記憶アレイ、２０７・・・１
０進筒術装置、 ２２９・・・ＦＬΔＧ論理装置、 １９８・・・セグメント出力デコーダ、１９７・・・数
字走査器出力

Claims (1)

1. 【特許請求の範囲】 集積半導体ユニットと情報入力用手動入力手段とを使用
   するプログラムされたシステムであつて、（ａ）上記シ
   ステムの作動を制御するための固定されたプログラム命
   令を蓄積し、読取り専用メモリを含み、この読取り専用
   メモリはそこに固定されたプログラム命令の選択によつ
   て種々の異つたシステムの機能のひとつを提供するよう
   プログラムされている、アドレス可能な蓄積手段と； （ｂ）一連の上記プログラム命令の番地指定をする、上
   記ユニット内のアドレシング手段と、該アドレシング手
   段の出力を上記アドレス可能な蓄積手段の入力に接続す
   る手段と； （ｃ）番地指定された上記プログラム命令を受け、上記
   プログラム命令に応答して制御信号を発生する、上記ユ
   ニット内の制御手段と、該制御手段の入力と上記アドレ
   ス可能な蓄積手段の出力とを接続する手段と； （ｄ）複数のマルチビット語の情報をビット並列の形式
   で蓄積する、上記ユニット内のデータ・メモリ手段と； （ｅ）上記制御手段と上記データ・メモリ手段とに接続
   され、上記制御信号に従い上記マルチビット語に対しビ
   ット並列の演算論理操作を行い、演算結果を提供する、
   上記ユニット内のビット並列演算論理手段と； （ｆ）上記半導体ユニットの外部にあり、上記半導体ユ
   ニットの出力に接続され、上記制御信号の制御のもとに
   上記半導体ユニットから出力される信号を受ける、信号
   利用手段と； （ｇ）上記半導体ユニットの外にあり、上記半導体ユニ
   ットの入力に接続され、複数の作動手段を含む手動入力
   手段と； を具備し； （ｈ）上記半導体ユニットは、該半導体ユニットの入力
   に接続され、更に上記制御手段から制御信号を受け、あ
   るプログラム命令に応じて、上記作動手段の状態を順次
   検査する検査手段を含み、上記アドレシング手段は、上
   記検査手段の動作に応答して、作動手段のひとつが作動
   したとき、プログラム命令を変更する； プログラムされたシステム。