JPS595937B2 - 電子計算装置 - Google Patents

Description

【発明の詳細な説明】

本発明は、モノリシック集積回路の電子装置、キーボー
ドおよび表示装置を含む電子計算装置であつて、特に電
子装置の出力端子をキーボードと表示装置とに共通に利
用する小型電子計算装置に関するものである。 半導体集積回路技術の発展にともない、電子式卓上計算
器の小型化および回路設計の多様化が進んできているが
これに関し次の様な困難な問題がある。 即ち半導体集積回路チップを生産する側は、そのチップ
価格を下げ、製造サイクルを短くする為、できるだけ画
一的な画一性のある集積回路を設計者側に要求し、一方
電卓を設計し生産する側は、次々と新しいモデルを販売
する為に、多種多様な計算（四則計算、定数計算、メモ
リー、開平計算等）のできるいろいろな種類の集積回路
を半導体チツプ生産者の側に要求し、そこに二律背反の
問題が生ずるのである。計算機能の多様性の要求に応え
るには、集積回路の内部にその都度変更を加えることに
なり、それぞれの電卓モデルに対応するフオトマスク製
造マスクからやり直す必要が出てくるので、集積回路チ
ツプの製造に時間と費用がかかり、集積回路の持つ本質
的利益を損つてしまうおそれもある。この問題の解決法
のひとつとして、多数の集積回路チツプの夫々を規格化
し、複数チツプの組合せにより各種の電卓モデルを揃え
るという試みがなされたが、複数チツプ間のリード線接
続の信頼性の問題、チツプの組合せ上の制限もあり、ま
た依然として卓上計算器の概念を越えられない等の問題
がある。一方コンピユータ一は、汎用性があるものの、
サイズの大型であること、高価格であること、高電力消
費であること、記憶装置がコアメモリあるいは磁気テー
プ等半導体以外の部分を通常含むことなどの理由から、
その応用範囲が限定されている。 またそのＣＰＵ（中央処理ユニツト）は半導体集積回路
を使用しているが、演算スピードを高くする為にＭＯＳ
型に比べ集積度の低いバイポーラ型の集積回路を多数使
用し、極めて複雑な接続が必要であり、その結果システ
ムの小型化は困難である。「本発明の目的は従来技術に
おける上述の問題を解決するものであつて、モノリシツ
ク半導体集積回路に構成され、電子計算装置の基本的機
能を組み込んだ電子装置を用いた、加減算等の簡単な演
算のみならず複雑なプログラム制御を必要とする演算を
も行い得る可変機能固定プログラム電子計算装置を提供
することである。 』本発明の他の目的は基本的な卓上計算器として作用す
る装置を提供することである。 特にこれは、多桁演算数を浮動小数点で入れ、浮動ある
いは固定小数点で取出す、加算、減算、乗算、除算のよ
うな基本１０進演算を含む計算機能を提供することであ
る。この目的は本発明に従つて、例えば、数字及び制御
データの記録用のダィナミツク電荷記憶ランダム・アク
セス・メモリ・シフト・アレイを設けることによりなさ
れる。計算器はプログラム可能な論理アレイ（ＰＬＡ）
のような制御メモｌ八読取り専用メモリ（ＲＯＭ）のよ
うなプログラム・メモ１ハ及び２進化１０進法（ＢＣＤ
）、ビツト直列数字並列の１０進算術、セツトーリセツ
トートグル（ＳＲＴ）フラグ（ＦＬＡＧ）データ修正を
含む記録されたデータの算術及び論理修正を行なう装置
を含む。本発明の他の目的はモノリシツク半導体装置と
して製造可能な計算器装置を提供することである。 特に、現在の金属一絶縁体一半導体技術を用いたモノリ
シツク集積金属一絶縁体一半導体装置として製造可能な
計算器装置を提供することが本発明の目的である。この
目的は本発明に従つて、従来のシフト・レジスタ装置の
約％の領域しか必要としないランダム・アクセス・メモ
リ・シフト・レジスタ装置を設け、計算器には含まれて
いるがモノリシツク構造体にとつては外部の単位相入カ
クロツクから多位相クロツクを内部発生し、モノリシツ
ク構造体とキーボード及び表示部との間を最小の外部接
続でキーボード・エンコードと表示デイコードの両方を
行なうためモノリシツク構造体中に共通プログラムの走
査装置を設けることによりなされる。モノリシツク構造
体からキーボード、表示及び電源供給部のような他のサ
ブシステムへの接続総数は従つて最小となり、モノリシ
ツク構造体は従来の２８又は４０ピン・パツケージに収
めることが可能である。本発明の別な目的は、基本とな
る計算器構造を変えることなく、特に集積半導体装置の
ような基本計算器構造を変えることなく計算器の機能、
入出力インターフエースを変更可能な融通性のある計算
器装置を提供することである。 この目的は本発明に従つて、計算器装置の所望機能によ
り計算器装置の固定されたプログラムを与えるプログラ
ム可能な読取り専用メモリを設け、入出力及び操作デー
タを所望形式にマスクすることにより前記データをデコ
ード及びエンコードするプログラム可能な論理アレイを
設けることによりなされる。プログラム可能な読取り専
用メモリとプログラム可能な論理アレイは製造過程中に
金属一絶縁体半導体集積装置のゲート絶縁体マスクを変
えることにより容易に修正可能である。本発明のさらに
他の目的は、キーボード指令や状態情報をエンコードし
、表示デコーダとセグメント表示そして又は個々の１０
進数表示間の直接インターフエース装置として作動する
改良された装置を提供することである。 この目的は本発明に従つて、キーボード入力と表示出力
の両方に作動してキー入力装置のハードウエア必要物を
最小にするプログラムされた走査装置を設けることによ
つてなされる。４個のキーボード入力ピンは１１本の走
査出力ピンと結びついて全体で４４個の異なるキーそし
て又はスイツチを可能にする。 読取り専用メモリ中にあるプログラムされたルーチンは
キーボード・アレイからの入力をプログラム制御の下で
コード化する。走査装置は外部キーボード・ドライブ回
路を不要にする十分低い速度で動作し、走査速度と矛盾
しない応答の大容量負荷の直接駆動を可能にする。走査
プログラムは実質的に過渡雑音やキーボードからのキー
振動型外乱を打消すエンコード・ルーチンを含む。キー
ボード走査装置の別な利点は、ダイオードを殆んど必要
とせず、アンプは不要であり、スイツチは簡単なスイツ
チで低抵抗又は低振動時間スイツチである必要はないこ
とである。表示出力は内部セグメント、又は数字デイコ
ード、数字ブランキング及びゼロサプレス論理部を含み
、キーポードと同じ走査装置を用いる。表示部自体は発
光ダイオード、液晶、冷カソード気体放電表示素子、螢
光表示素子、多数字単エンベロプ冷カソード気体放電管
、白熱表示素子等を含む。多重表示能力は、一般的に形
成された数字走査及びセグメント又は数字デコード装置
により、また先縁及び後縁ブランキング間隔とセグメン
ト・ドライバ又は数字ドライバ又は両者の内どれかへの
適用により可変である内部数ブランキング信号を与える
ことにより与えられる。出力デコーダは、任意の７、８
、９、１０セグメント表示又は１０進数表示加えること
の小数点の左右シフトに適用するためプログラム可能な
論理アレイ・セグメント・デコーダ回路を含む。このよ
うに、本発明の計算器装置は用いる表示素子の選択に基
本的には無関係である。本発明のさらに別な目的は計算
器表示部の無効先頭０を消去する内部装置を設けること
である。 この目的は、最初に最有効出力数字を走査し先頭Ｏを探
知し消去する・・−トウエア装置を最小にするプログラ
ムされた走査装置により成される。本発明の他の目的は
、定数演算数及び連鎖中間結果形式の計算の両方を完全
に代数的な方法で可能にすることである。この目的は定
数演算数モードを連鎖中間結果モードの演算から区別す
るため演算子選択制御、すなわちモード・スイツチを設
けることにより、また所望のモードを探知しそれを実行
するために読取り専用メモリに固定プログラム決定ルー
チンを設けることによりなされる。本発明のさらに別な
目的は、計算を高精度にするために自動４捨５入解を与
える装置を含む計算器装置を提供することである。この
目的は本発明に従つて、失われる最小有効桁数字に数字
の５を加える読取り専用メモリに記憶された固定プログ
ラム・ルーチンを用いることによりなされる。このよう
に、失われる最小桁数字が５以上の時には保持される第
２桁数字に１が加算される。本発明の他の目的は、電池
をあまり消費しない携帯卓上計算器を提供するために最
小電力消失の計算装置を提供することである。 この目的は本発明に従つて、機能素子が実際に用いられ
ている時を除いて機能素子をオフにする特殊な制御回路
を設け、読取り専用メモリ、プログラム可能な論理アレ
イ、算術論理装置機能サブシステムの金属一絶縁体一半
導体実施例内に特殊な予充電レシオレス（ＲａｔｉＯｌ
ｅｓｓ）回路を設けることによりなされる。例えば、読
取り専用メモリからの命令出力は命令サイクル当り１回
のみ探知すれば十分であり、ＤＣ電流を除くために名目
静止電力消失の２／１３のデユーテイ・サイクルを実行
する読取り専用メモリデコーダに電力制御を加えて、過
渡的なＣＶ２ｆの電力のみが消失する。本発明のさらに
別な目的と利点は本発明を説明する以下の詳細な説明と
特許請求の範囲から、また添附した図面から明らかであ
る。 本発明によると、読取り専用メモリに記憶された固定プ
ログラムを含む可変機能プログラム化計算器はモノリシ
ツク集積半導体装置として製造可能である。 特に、記述した実施例は現在の金属絶縁体一半導体（Ｍ
ＩＳ）技術を用いたモノリシツク集積ＭＩＳ装置として
製造可能である。計算器装置は浮動小数点演算を含む卓
上計算器機能又は他の有用な演算を実行するようにプロ
グラムされる。計算器装置のモノリシツク構造体は、製
造過程中に５個又は７個のマスク（ゲート絶縁体マスク
）の内の１個を修正することによりプログラム可能な読
取り専用メモリにプログラムされる固定プログラムを含
む。さらに、計算器装置内のデータの入力、出力及び演
算形式も同じマスクを変えることによりプログラム可能
な論理アレイにプログラムすることが可能である。以下
の節ではまず様々なサブシステム間の機能関連性につい
て記述され、次いで特定の回路について、最後に読取り
専用メモリに記憶された固定プログラムについて記述さ
れる。計算器装置の機能説明 第１図及び第２図に、本発明計算器装置における５個の
内部機能サブシステム間の機能依存性、及び内部サブシ
ステムと外部機能素子との間の関係を示す。 この実施例で５個の内部機能サブシステムは、モノリシ
ツク集積回路として組込まれており、外部機能素子は集
積回路の外に構成されている。プログラム・プロツク２
０１は計算器を所望の方法で操作するための固定プログ
ラムを記憶する読取り専用メモリ（ＲＯＭ）２０８とプ
ログラム・カウンタ（ＰＣ）２０９とを含む。制御プロ
ツク２０２は、制御命令を記憶する命令レジスタ（ＩＲ
）１９０、制御命令をデコードする制御デコーダ１９１
、及びジアップ条件回路１９２を含む。タイミング・プ
ロツク２０３はクロツク発生器１９３、タイミング発生
器１９４、数字及びＦＬＡＧマスク・デコーダ１９５、
及びキー入力論理部１９６を含む。データ・プロツク２
０４はランダム・アクセス・メモリ・シフト・レジスタ
装置及びＦＬＡＧデータ記憶アレイ２０６、１０進のデ
ータ算術論理装置２０７、ＦＬＡＧ論理装置２２９を含
む。出力プロツク２０５はセグメント・出力デコーダ１
９８と数字出力走査器１９７とを含む。データ・フロツ
ク２０４ 第３図を参照すると、データ・プロツク２０４の機能的
説明が詳細に記述されている。 データ・プロツク２０４は１０進又は１６進データ記憶
用装置と基本演算用装置とを含む。本実施例の記憶構成
は１０進又は１６進数字に対して並列であるため、種々
の機能素子と結合する各相互接続部２１０は実際には４
本の相互接続を記号化したものである。メモリ・アレイ
・シフト・レジスタ装置２０６のＡレジスタ２１１、Ｂ
レジスタ２１２及びＣレジスタ３１３は計算器論理装置
の基本的な１０進又は１６進記憶装置を含む。１ビット
．ダイナミツク・シフト・レジスタ遅延回路２１４が主
レジスタ２１１，２１２，２１３の再循環更新を行なう
ために用いられる。 Ａレジスタ２１１とＣレジスタ２１３の出力はＵデータ
・セレクタ・ゲート２１５に入力される。Ｂレジスタ２
１２の出力と装置２２３により与えられる定数ＮはＶデ
ータ・セレクタ・ゲート２１６に人力される。２進法又
は２進化１０進法（ＢＣＤ）加算器２１７はＵとＶとの
間の和又は差、すなわちＵ＋Ｖ又はＵ−を計算する。 Ｕは加算器のプラス側に、Ｖは加算器のマイナス側にあ
る。Σデータ・セレクタ・ゲート２１８は短又は長路シ
フト演算用の装置を与える。Σデータ・セレクタ・ゲー
ト２１８へ入る加算器２１７からの出力はシフトが行な
われない通常路に相当する。Σデータ・セレクタ・ゲー
ト２１８への遅延された加算器入力における１ビツト遅
延回路２２５は左シフトが行なわれる長路に相当する。
Σデータ・セレクタ・ゲート２１８への入力におけるＵ
Ｖ論理０Ｒゲート２２４は右シフトを行なう短路に相当
する。データ・セレクタ・ゲート２１９はＡレジスタ２
１１への入力を、Σデータ・セレクタ・ゲート２１８の
Σ出力、遅延Ｂレジスタ２１２出力、遅延Ａレジスタ出
力の内のどれかから選択する。データ・セレクタ・ゲー
ト２２０はＢレジスタへの入力を、Σデータ・セレクタ
・ゲート２１８のΣ出力、遅延Ａレジスタ２１１出力、
遅延Ｂレジスタ２１２出力の内のどれかから選択する。
データ・セレクタ・ゲート２２１はＣレジスタへの入力
を、Σデータ・セレクタ・ゲート２１８のΣ出力、又は
遅延Ｃレジスタ２１３出力の内のどちらかから選択する
。ジアップ条件をラツチするラツチ条件回路１９２は加
算器２１７の桁上げ借入れによりロードされる。本実施
例ではＡレジスタ２１１、Ｂレジスタ２１２、Ｃレジス
タ２１３の各々が１３個の１０進又は１６進数字のダイ
ナミツク再循環記憶装置を与える。 加算器２１７、Ｕデータ・セレクタ・ゲート２１５、Ｖ
データ・セレクタ・ゲート２１６、Σデータ・セレクタ
・ゲート２１８、Ａデータ・セレクタ・ゲート２１９、
Ｂデータ・セレクタ・ゲート２２０、及びＣデータ・セ
レクタ・ゲート２２１は、制御プロツクを説明する節で
これから詳細に記述されるセレクタ及び加算器制御の同
期操作によりレジスタ２１１，２１２，２１３の内容の
算術及び論理修正を行なう装置を与える。第４図を参照
すると、データプロツク２０４の内容は１ビツト状態又
はＦＬＡＧ素子記憶及び操作に関して図示されている。 機能素子の結合は相互接続２３０により示される。２つ
の１２ビツトレジスタ、ＦＡレジスタ２２６とＦＢレジ
スタ２２７は状態、すなわちＦＬＡＧ情報の記憶装置を
与える。 ＦＡレジスタ２２６とＦＢレジスタ２２７の出力はＦＬ
ＡＧ演算論理装置２２９に入力される前にダイナミツク
・シフト・レジスタ素子２２８によつて１ビツト遅延さ
れる。ＦＬＡＧ演算論理装置２２９のＡ及びＢ出力はＦ
ＬＡＧレジスタ２２６，２２７に結合される。ＦＬＡＧ
演算論理装置の演算は個々にアドレスされたＦＬＡＧの
再循環、セツト、りセツト及びトグルと、ＦＡ及びＦＢ
対のＦＬＡＧの交換と比較を含む。制御ＳＵＢ，ＦＦＬ
Ｇ，ＲＦＬＧ，ＦＬＡＧｌ及びＸＦＬＡＧは特定のアド
レスされたＦＬＡＧ又はＦＬＡＧ対に所望の演算を行な
うために発生される。演算比較ＦＬＡＧと演算テストＦ
ＬＡＧはＦＬＡＧ演算装置からジアップ条件回路１９２
への出力を発生する。これらのＦＬＡＧ演算の制御機構
は以下の制御プロツク２０２を詳細に説明する節で記述
される。制御プロツク２０２ 制御プロック２０２の機能は、プログラム制御プロツク
２０１から命令語を受取り、命令語と条件フリツプ・フ
ロツプを以後の命令サイクルの指令語として解釈し、デ
ータ・プロツク２０４、プログラム・プロツク２０１、
及び出力プロツク２０５のデータ・セレクタと論理装置
を操作する特定の制御をデコードすることである。 基本的な指命語形式と命令地図は第５図に図示されてい
る。 第５図を参照すると、Ｉビツト２３０は非ジアップ命令
からジアップを区別する。Ｉビツト２３０が論理０の時
には、命令はジアップ命令であり、Ｍビツト２３１は真
及び偽条件ジアップを区別する一方、Ｍフイールド２３
２、Ｓフイールド２３３、Ｒフイールド２３４及びΣフ
イールド２３５の残りのビツトはジアップに関連する絶
対アドレスを含む。命令がジアップ命令（Ｉビツトの論
理０により示される）であるが、ジアップ条件が満足さ
れない場合は、通常のプログラム・カウンタの増加が行
なわれる。Ｉビツトが論理１の場合には、レジスタ又は
ＦＬＡＧ演算がデコードされる。Ｍフィールド２３２全
体は以下の第１表に詳細に示すようにＦＬＡＧ演算から
レジスタを区別するために用いられる。Ｍフイールド２
３２に含まれる２進コードがＯと９の間の場合にはレジ
スタ演算がデコードされ、Ｍフイールド２３２に含まれ
る２進コードが１０と１５の間ならＦＬＡＧ演算がデコ
ードされる。レジスタ演算の場合、Ｍ＝０からＭ＝９の
１０コードは３つの定数値（Ｎ）の内の１個と組合せた
６個数字マスクの内の１つを選択するために用いられる
。 第１表に示した選択は本発明による浮動小数点計算器機
能のプログラミングの際に用いられる。ＦＬＡＧ演算の
場合、Ｍ−１０からＭ−１５の６コードが６種のＦＬＡ
Ｇコード、すなわち比較、交換、セツト、りセツト、ト
グル及びテストを区別するために用いられる。 指令語のＳビツト２３３はデータ・プロツク２０４の３
個の機能素子を制御する。 Ｓビツト２３３は２進又はＢＣＤ加算器２１７の減算か
ら加算を区別し、Σシフト論理部の右シフトから左シフ
トを区別し、ＦＬＡＧ演算論理部のＢからＡを区別する
。加算、シフト及びＦＬＡＧ演算は例外的な演算であり
、これ以上のデコードは必要しない。Ｒフイールド２３
４は以下の第表に関して記述する算術、交換及びキーボ
ード入力命令を区別する。Ｒフイールド２３４に含まれ
る２進数値が１と５の間の時には、算術演算が指示され
、Ｕデータ・セレクタ・ゲート２１５とＶデータ・セレ
クタ・ゲート２１６が加算器２１７への人力として第表
に示す変数を付勢するために制御される。Ｒフイールド
２３４に含まれる２進数値が６に等しいと、加算器２１
７とΣゲート２１８をバイパスし、数字マスクを用いる
ことなくＡとＢの交換が付勢される。Ｒフイールド２３
４に含まれる２進数値が０又は７の時には、算術非操作
が指示され、キーボード同期とエンコード用の特殊命令
を実施する装置を与える。Σフイールド２３５はＡレジ
スタ２１１、Ｂレジスタ２１２、Ｃレジスタ２１３への
Σデータ・セレクタ・ゲート２１８からの出力の選択又
はΣデータ・セレクタ出力をこれらのどれにも送らない
ことを決定する。 第表に示すように、３種のコードがデコードされてΣデ
ータ・セレクタ・ゲート２１８の出力をＡレジスタ２１
１．Ｂレジスタ２１２及びＣレジスタ２１３に入力可能
であり、第４コードはキーボード同期とエンコード命令
を付勢する非操作コード用装置を与える。ジアップ条件
回路１９２は固定プログラムの実行中の任意の点におけ
る計算器の状態を反映する。 これはＭａビツト２３１と組合されてジアップ命令が実
行されたか又はスキツプされたかを決定する。ジアップ
条件回路１９２には、算術演算の桁上げ−借入れ（Ｃ／
Ｂ）の結果、共通の（ＦＭＳＫ）アドレスを有するＦＬ
ＡＧ対のＦＬＡＧテスト又は比較（ＦＡ：ＦＢ）の内容
、通常走査順序におけるキーボード・スイツチのキー・
マトリクス・交点の走査された導通（閉止は１に等しい
）状態、又は特定の数字走査器状態、例えばＤｌｌがロ
ードされる。ジアップ条件回路１９２への桁上げ一借入
れ及びＦＬＡＧ入力は都合のよいブランチ動作用の手段
を与え、これにより連続的なプログラム実行は、データ
の結果、算術レジスタ演算、及び例えば２６のＦＬＡＧ
が利用可能な図示した実施例のように複数個の状態メモ
リ（ＦＬＡＧ）の何れかにより示される計算器装置の現
在の状態の夫々に依存してなされ得る。 ジアップ条件回路１９２へのキーマトリクス及び数字走
査器入力はプログラム制御の下で複数個のキーボード入
力、例えば図示した実施例では４４入力を都合よく、有
効に同期しエンコードする装置を与える。 第表はこれらの命令のコーディングと操作を示す。ＷＡ
ＩＴ操作は、ＷＡＩＴ条件（Ｄｌｌ、ＫＮｌ又はＫＰ）
が満足されるまでプログラム・カウンタ（ＰＣ）２０９
をその現在の値（増加せず）に再循環させる制御装置を
与える。さらに、Ａレジスタ２１１の仮数から数字１を
減算するレジスタ演算はＤｌｌＷＡＩＴ条件と関連し、
ＫＮ及びＫＰ．ＷＡＩＴ条件命令と関連する。論理シフ
トとＦＬＡＧ初期化命令も第表に示されている。タイミ
ング・プロツク２０３ タイミング・プロツク２０３内のサブシステムの機能は
外部単位相発信器電圧から３位相内部クロツク（望まし
いＭＯＳ実施例のモノリシツク構造に関して内部）を発
生し、クロツク入力を基にして内部状態及びデジタル・
タイミングを発生し、数字及びＦＬＡＧマスク・デコー
ダを与えることである。 計算器の基本命令サイクル・タイミングは第６図に図示
されている。φシステム・タイミング入力２４０は約５
０％のデユーテイ・サイクルの発信器により与えられる
方形波である。３つの内部クロックφ１，φ２，φ３は
各々信号２４１，２４２，２４３を与え、これは循環リ
ング・カウンタによりφシステム・クロツクから派生さ
れる。 本発明に従つて用いられる２進化１０進法並列算術によ
り、加算又は減算の各数字はクロツク・パルスφ１，φ
２，φ３の完全な一組を用いる。クロツク・パルスの完
全な一組はある状態とみなされる、例えば、対応する信
号２４４の第１状態Ｓ，を考えればよい。データ・プロ
ツク２０４のレジスタ２１１−２１３の１３個の数字循
環に対応する１３個の前記状態Ｓ１−Ｓ，３がある。１
３個の状態はフイードバツク・シフト・カウンタ（第１
７Ｙ図の状態カウンタ５８９及びそのフィードバツクル
ーフリにより発生される。 １３個の状態及び１３個の数字レジスタは第６図に実線
で示されたタイミングにおいて１３個の数字よりなる数
の記憶を可能にするが、プログラム記憶及びデータ処理
の観点からより便利な一般化された浮動小数点記法が本
発明に従つて用いられる。 これは、以下の６個の特定なフイールド・マスクをマス
ク又は分離するためにレジスタ２１１−２１３のマスク
又はサブアドレシングによりなされる、すなわちＮ個の
数字を有する仮数フイールド２４５であり、その最初の
ものは最小桁有効数字（ＬＳＤ）であり、その最後のも
のはオーバ・フロー数字（０ＶＦ）でありその（Ｎ−１
）番目の数字は最大桁有効数字（ＭＳＤ）である、従つ
てこの様に仮数、ＬＳＤ，．ＭＳＤ及び０ＶＦに対して
マスクが用いられる。また指数（ＥＸＰ）マスク及び小
数点（ＤＰＴ）マスクに対する用意もある。これらの６
個のマスクは命令語のＭマスク・フイールド２３２によ
り指令される様に数字マスク・デコーダ内に発生される
。本発明によると、マスクは別々に調節可能であるので
、可変機能装置を計算器装置内に収容することが可能で
ある。ＭＯＳ実施例では、マスクの変更は計算器操作を
変更するための製造過程中にゲート酸化マスクを変化さ
せることによりなされる。例えば、１変化例は２個の数
字をカバーするため６個のマスクのうち１個以上を設定
して、２進化１０進法の代りに１６進法で演算するため
にデータ・プロツクの加算回路を制御して計算器装置に
よる８ビツト２進数文字の処理を可能にする。数字マス
ク装置に加えて、タイミング・プロツク２０３のサブシ
ステムはＦＬＡＧのアドレシングを制御する。 ＦＬＡＧのアドレシングは基本的には１３個の内の１個
の選択であり、ＦＬＡＧマスク・デコーダによりなされ
る。第７図はキーボード及び表示走査部の走査サイクル
・タイミングを図示し、走査サイクルを命令サイクル・
タイミング時間に関係づける。 本発明の本実施例によると、キーボード入力と表示出力
は同じ走査信号により走査される。この様にして、モノ
リシツク集積半導体構造として装置を収容するために要
するピンの数は最小にまで減少され内部装置論理部は簡
単化される。ネオン管表示部の様な従来の表示部に加え
て例えば、液晶表示部と矛盾しない十分遅い速度で走査
し、同時に非常な高速度で計算することが望ましい。そ
れゆえ本発明の走査装置は１走査サイクル内で多重命令
サイクルを包含することにより動作する。図示した実施
例では、１０数字の数字表示加えることのエラー（Ｅ）
信号又はマイナス（−）符号の様な１数字制御表示には
十分な１１個の走査信号がある。これは又キーボード入
力ルーチンの有効なコード化を可能にする。各数字時間
の間に、例えば、論理１信号２５１を有するＤｌｌのよ
うな特定のレジスタの１数字が同期してデコードされる
。特定のレジスタの様々な数字を順番に再生するために
は、出力デコーダは２重にバツフアされる。バツフアの
入力は（等価：Ｓｉ◎Ｄｉ）に対応する状態２５２と時
間を合わせている。出力は固定状態、例えば、数字走査
サイクルと同期した状態Ｓｌ３の信号２５３と時間を合
わせている。この方法で、数字走査サイクルの間にレジ
スタからの各数字は順番に再生され同期して表示される
。数字カウンタ自体は特定の状態、例えば、状態Ｓｌ３
により時間を合わせられ、状態フイード・バツク・シフ
トカウンタと同様のフイード・バツク・シフト・カウン
タにより操作される。即ち第７図に示すＤｌｌからＤ１
の各走査タイミングにおいてこれらを夫夫状態走査タイ
ミングＳｌｌからＳ１の各々に対応させ（Ｄ，ｌはＳｌ
ｌに対応、ＤｌＯはＳｌＯに対応・・・・・・・・・・
・・Ｄ１はＳ，に対応）各レジスタの様々な数字を再生
する。本実施例では、数字フイード・バツク・シフト・
カウンタはモジユーロ１１でカウント・ダウンし、一方
状態カウンタはモジユーロ１３でカウント・アツプして
いく、この方法で生成する実時間最大桁第１走査は表示
部のＯ消去論理部を実施する装置を与える。第６図に関
して説明された例示された数字マスクは第８図でさらに
明瞭となる。 第８図はＡレジスタ２１１、Ｂレジスタ２１２、Ｃレジ
スタ２１３、ＦＡＦＬＡＧ記憶素子２２６、ＦＢＦＬＡ
Ｇ記憶素子２２７及び表示部のデータ形式を図示する。
数字マスクの操作を明瞭にするため数字の例がレジスタ
形式２６０に示されている。図示した例では、小数点（
ＤＰＴ）は２に等しいものとして示されている。それゆ
え、表示形式２６１では小数点はＤ３位置に現われる。
上例では仮数フイールドは８数字計算器装置に対して示
されていてＳ，ｌからＳｌ３の間に存在する。ＦＬＡＧ
形式２６２に対しては一般的な必要条件が無いが、本実
施例ではＳｌ，マスク又は時間アドレスのＦＡＦＬＡＧ
記憶素子２２６及びＦＢＦＬＡＧ記憶素子２２７を表示
用のマイナス（一）及びエラー（Ｅ）ＥＬＡＧＳの記憶
部に割当てることが便利である。この方法でセグメント
・デコーダ１９８及び出力プロツク２０５の論理部は非
常に簡単化される。最後にタイミング・プロツク２０３
のサブシステムはキー入力論理部を含む。 この論理部により行なわれる機能は内部命令サイクルの
バツフアリングとの同期である。本計算器装置によると
過渡雑音、機械的キー振動又は二重キー入力を打ち消す
ためにハード・ウエアに装置を設ける必要はない、これ
らの機能の各々は固定プログラム・ルーチンに含まれて
いる。プログラム・プロツク２０１ 第２図に図示する様に、プログラム・プロツク２０１の
サブシステムは読取り専用メモリ（ＲＯＭ）２０８とプ
ログラム・カウンタ（ＰＣ）２０９を含む。 読取り専用メモリ２０８は特定の計算器機能を実行する
固定プログラムを与えるために本実施例では３２０個の
１１ビツト命令語を含むリニア・プログラム・リストの
記憶装置として作用する。それ故計算器装置の様々な実
施例は読取り専用メモリ２０８のプログラムの様な組合
せを与えることによりうることが出来る。読取り専用メ
モリ２０８は２進デコーダと云う名称のアール・エッチ
・グローブオート等の米国特許第３５４１３４３号に記
述されている技術に従つてプログラムされる。プログラ
ムはキーボード入力ルーチン、内部形式ルーチン、内部
計算ルーチン及び表示形式ルーチンを含む。本発明の計
算器装置の卓上計算器機能と関連して用いられる特定の
プログラム及び他の機能を実行する計算器装置のプログ
ラムは以後の節には記述する。本願ではプログラム・カ
ウンタ２０９は各命令サイクルの間に新たな入力を受け
とる９ビツト・ダイナミツク記憶レジスタである。 新たな入力はプログラム・カウント自体、１だけ増され
たプログラムカウント又は前の命令語からの９ビツトの
うちのどれかである。これらの３人力はＷＡＩＴ命令、
普通の演算命令及びジアップ命令の各々を与える。プロ
グラム・プロツク２０１の１つの機能はキーボードコー
ド化処理の誤動作を防止する打消し機構を設けることで
ある。 入力感知プログラムは第９図に示すように過渡雑音、二
重入力、先縁振動、後縁振動に対する防御を与える。
″ＩＤＬＥ″ルーチンは非静止入力を探知するまで〔Ｋ
Ｏ〕、〔ＭＮ］及び〔ＫＱ〕入力を連続的に走査する。
入力は２．５ミリセカンドの後に再び「ＴＰＯＳ」ルー
チンによりサンプルされて過渡雑音から正しいキー押下
を区別する。テスト結果が正の場合は、ついで（最初の
探知から５ミリセカンド後）プログラム′ＮＢＲ′又は
！０ＰＮＩ入カルーチンヘジャンプし、さもなければ′
ＩＤＬＥ′ルーチンへ復帰する。′ＮＢＲ７ルーチンは
キー入力された数を表示レジスタに入れる、′０ＰＮ′
はキー入力操作を実行する。両ルーチンとも、′ＴＮＥ
Ｇ′ルーチンへのジアップで終結する。′ＴＮＥＧ７は
全キーボードが静止状態にあることを決めるために〔Ｋ
Ｎ〕、〔ＫＯ〕及び〔ＫＱ〕入力の走査を実行する。テ
ストがうまくいくと（負の場合）プログラムはＩＩＤＬ
ＥＩルーチンヘジヤンプする。計算器装置に計算又は論
理機能を実行するため以下の５種類のキーボード入力及
び結果のプログラム・ルーチンが用いられる。 すなわち数字キーモード・スイツチ、小数点スイツチ、
演算キー、インター・ロツク・キーである。「キー」と
「スイツチ」との間の相違は、キーは瞬間的にかつ例外
的に操作されるのに対し、スイツチは一般に静止的なも
のであり通常閉位置を有する。プログラムの種類は例に
より説明される、例えばこれらのキーを用いる計算器キ
ーボードは第１０及び１１図に示されている。数字キー
：１０個のキーと小数点キーがある。

〔０〕、〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔
６〕、〔７〕、〔８〕、及び

〔９〕キーの操作は表示レ
ジスタを１数字左にシフトし対応する数を最小桁数字に
入れる。〔・〕キーは数字入力の普通の順序で操作され
る。もしこれが用いられないと、小数点は最後に人れら
れた数字の後につくものとされる。入力モードは常に浮
動形式である。モード・スイツチ：常数スイツチ〔Ｋ〕
は連鎖操作と常数演算を選択する。 常数キー〔Ｋ］をアツプ（開放）にした計算器の普通の
演算では中間結果を失うことなく、連鎖計算を可能にす
る。〔Ｋ〕をダウンした（閉じた）代りの演算は常数演
算数演算を可能にする。小数点スイツチ：浮動又は固定
モードの演算は１１一位置スイツチ〔Ｆ〕一

〔９〕−〔
８〕〔７〕−〔６〕−〔５〕一〔４］−〔３〕〔２〕一
〔１〕−

〔０〕により選択される。 〔０］から

〔９〕までの位置は固定小数点計算結果に用
いられ、〔Ｆ〕位置は浮動演算を選択する。演算キー：
１０個の数字キー、２個のモード・スイツチ、１１一位
置小数点スイツチ、及び４４個のマトリクス交叉点によ
り、全体で２１個の可能なキーのスペースが残る。 これらのキー位置は第１０及び１１図に図示した２つの
主キーボード形体を含むのに十分である。〔＋〕は加算
指令を記憶し先行する可能な演算を実行し、〔一〕は減
算指令を記憶し先行する可能な演算を実行し、〔×〕は
乗算指令を記憶し可能な先行演算を実行し、〔÷］は除
算指令を記憶し可能な先行演算を実行し、〔＋／−〕は
表示レジスタの符号を変更し、〔一〕は先行する演算を
実行し次に入る数に対しクリアする指令を記憶し、〔±
〕は計算器に最後にキー入力された数を入れて可能な先
行する演算を実行し、〔；〕は計算器に最後にキーイン
された数を人れて負数として入力し、〔Ｃ〕は３個のレ
ジスタと先行する演算の全てをクリアし、〔ＣＩ〕は表
示レジスタをクリアする。インターロツク・キーリルー
チンは（瞬間的）な演算キーと（静止）モード・スイツ
チの機能合成である。 これらは計算器装置の操作を他の装置の演算にインター
ロツクする機構を与える。特に、計算器装置はインター
ロツク・キー・ルーチンの操作により以下の少くとも３
つの別な形式の使用例に対してプログラムされている。
すなわちスレーブ装置（例えば印刷機構又は印刷制御回
路）の制御をする計算器装置（マスター）、マスター装
置（例えば実時間連絡媒体による遠隔制御）による計算
器装置のスレーブ操作、優先度の決定及び相互連絡を行
うためあらかじめプログラムされたインターロツク・ル
ーチンに従つて複数個の本発明の計算器装置によるマル
チ・プロセシング、の３つである。出力プロツク２０５ 計算器装置の既述した実施例では、表示及びキーボード
走査を行うためかつ表示レジスタの内容と同期してデコ
ードするために２２個の出力が与えられる。 第１２図を参照すると、数字出力走査器１９７の数字ド
ライバ（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、
Ｄ８、Ｄ９、ＤｌＯ、Ｄｌｌ）出力はキーボードを走査
コード化し表示を走査するために用いられる。 内部数字ブランキング信号はゲつ１ｒ ノ ート・マスク・プログラムされていで特定の表示装置の
インターフエースの数字ドライバを消勢する。 数字信号の極性は正である、すなわちＤｉの間はＤｉは
ＳＳに導通している。これはキーボード・マトリクスを
有効に走査するために説明したＭＯＳ計算器装置実施例
に与えられている。セグメント・デコーダ１９８のセグ
メント・ドライバ（ＳＡ，．ＳＢ．ＳＣ．ＳＤ．ＳＥ．
ＳＦ、ＳＧ．ＳＨ．ＳＩ．ＳＪ．ＳＰ）出力は７ー及び
８−セグメント（加えることの小数点）表示部と直接両
立させるためにゲート・マスク・プログラムされている
。セグメント・コードに加えて、内部数字ブランキング
及びセグメント極性の両者を選択することが可能である
。従つて内部数字ブランキング信号は１２マイクロセカ
ンド（名目上）の増分でプログラム可能でありこれは数
字ドライバ又はセグメント・ドライバ又はその両者に印
加可能である。先頭０（小数点前の高位０又は非０数字
）は全てのセグメント・ドライバを消勢することにより
消去される。記述した計算器実施例数字及びセグメント
・デコーダは、正のセグメント・デコード（セグメント
Ａ「オン］はＳＡがＶＳＳに導通しているものとデコー
ドされる）を有する７バ一数字ブランク特性に対してプ
ログラムされている。 表示文字は第１３図に図示されている。数字、エラー（
Ｅ）及びマイナス（−）指示の完全なコーデイングが示
されている。ＳＨは表示には用いられないが試験用の出
力情報には有用である。ＳＩ．！：．ＳＪは数字当り１
端子（すなわちカソード）を有する数字表示に用いるた
めに・・−ド・ウエアで利用可能である。しかしながら
、これらの出力は、計算器装置のモノリシツク集積半導
体実施例を２８ピンパツケージに収めるためにはセグメ
ント表示には用いられない。例えばクロツク時間が４マ
イクロセカンドならば、走査速度は数字当り１５６マイ
クロセカンドである。例えば本実施例は数字ドライバの
みに１２マイクロセカンド先縁ブランキング及び１２マ
イクロセカンド後縁ブランキングであるものとしてプロ
グラムされている。それ故第１４図に示すようにセグメ
ント・ドライブは数字ドライブをカバーする。共通カソ
ード・７バ一ＬＥＤ表示のバイポーラ・トランジスタ１
５を含むインターフエース回路は第１５図に図示されて
いる。本実施例のインターフエース回路は別の半導体サ
ブストレートに加工される。第１６図は記述した計算器
実施例のキー割当てを図示する。 各キー、例えば３４０は通常開単極形式単投入スイツチ
であり、ＲＯＭ２Ｏ８にプログラムされた特定の入力ル
ーチンを意味する。プログラムプロツクの節で前に述べ
た「モード・スィッチ」のあるものは、ある実施例では
ジアッパ線形式でもよく、特定のモデル又は機器族に対
し特定のモードを永久的に選択することが出来ると考え
られる。この方法で、本発明の一実施例を含む「マスタ
ー・プログラム」は異なる演算特性の全ての場合を経済
的にかつ容易にカバーすることが可能である。ＭＯＳ計
算器装置実施例の論理及び回路説明本発明による計算器
装置は、第１及び２図各プロツク内の機能について説明
してきた。 以下の節では計算器装置は前述したように、現在のＭＯ
Ｓ又はＭＩＳ加工技術を用いたモノリシツク集積半導体
装置として加工可能な本計算器装置実施例を含む論理装
置及び回路素子に関して説明される。第１６図に別に図
示したキーボード、第１２から１４図に別に示した表示
素子及び第１５図に別個に図示した表示ドライバを除い
て本実施例の完全な計算器装置を以下に説明する。第１
７図の論理／回路線図は２６枚の図面、第１７図に図示
するように一緒にされる第１７Ａから１７Ｚ図を含む。
前の章で記述した機能素子は第１７図では同じ番号で識
別される。プログラム・フロツク２０１では、プログラ
ム・カウンタ２０９がＲＯＭ２Ｏ８に９ビツト・アドレ
ス５０１を与える。ＲＯＭ２Ｏ８からのデータ出力５０
２は命令レジスタ１９０に送られる。制御プロック２０
２では、命令レジスタ１９０の出力５０３はジアップ制
御回路１９２、制御部２０２の制御デコーダ１９１のＲ
デコーダ１９１Ａ、制御デコーダ１９１Ｂ、Σデコーダ
１９１Ｃ、及びタイミング・プロツク２０３のマスク・
デコーダ回路１９５のＦＬＡＧマスク・デコーダ回路１
９５Ａ及び数字マスク・デコーダ回路１９５Ｂに分配さ
れる。 Ｒデコーダ出力５０４はデータ算術論理装置２０７のＵ
データセレクタ．ゲート２１５及びＶデータ・セレクタ
・ゲート２１６を制御する。ジアップ条件回路１９２の
条件出力５０７はプログラムカウンタ機能素子２０９中
のジアップ・ゲート５０８を制御する。Σデコーダ１９
１Ｃの出力５０９はデータ算術論理装置２０７中のＡデ
ータ・セレクタ・ゲート２１９、Ｂデータ・セレクタ・
ゲート２２０及びＣデータ・セレクタ・ゲート２２１を
制御する。制御デコーダ１９１Ｂの出力５１３はジアッ
プ条件回路１９２中の条件セレクタ・ゲート５１４を操
作する。制御デコーダ１９１Ｂの出力５１５はキーボー
ド入力回路１９６のＷＡＩＴ−ＫＮ−ＫＰセレクタ・ゲ
ート５１６を操作する。制御デコーダ１９１Ｂの出力５
１７は算術論理装置２０７中のΣゲート２１８を操作す
る。タイミング・プロック２０３では、ＦＬＡＧマスク
・デコーダ１９５の出力５１８はＦＡＦＬＡＧ演算論理
ゲート５１９及びＦＢＦＬＡＧ演算論理ゲート５２０を
駆動する。 ＦＬＡＧマスク・デコーダ１９５Ａの出力５２１はキー
ボード入力論理部１９６中のキーボード同期バツフア制
御回路５２２を操作する。ＦＬＡＧマスク・デコーダ１
９５Ａの出力５２３はジアップ条件回路１９２へ同期時
間パルスを与える。数字マスクデコーダ１９５Ｂの出力
５２４はＲデコーダ１９１Ａに入力され、又データ演算
指令からＦＬＡＧ指令を分別するためＦＬＡＧマスク・
デコーダ１９５Ａに入力される。数字マスク・デコーダ
１９５Ｂからの出力５２６はサブ・アドレシング・タイ
ミング・マスクをΣゲート制御回路５２７に与え、Σデ
コーダ出力５０９を通して算術論理装置２０７中のＡデ
ータ．セレクタ・ゲート５１０、Ｂデータ・セレクタ・
ゲート５１１及びＣデータ・セレクタ・ゲート５１２に
与え、さらにジアップ条件回路１９２の桁上げ借入れ探
知ゲート５２８に与えられる。数字マスク・デコーダ１
９５Ｂの出力５２９は算術論理装置２０７中のΣゲート
制御回路５２７に右シフト指令を与える。ＦＬＡＧ及び
データ記憶アレイ２０６のＡレジスタ２１１の出力信号
５３６はセグメント・デコーダ１９８中のＡＡバツフア
回路５４２に伝送される。以下の節ではブロツク２０１
−２０５の回路説明を詳細に記述する。 計算器装置をよりよく理解するためには、論理記法とそ
のＭＯＳ回路等価物を第１８Ａ−Ｄ図を参照してここで
説明する。第１７図は正論理を用いた従来の論理記法に
より記述されている。しかしながら、装置の過渡、電圧
レベル及びタイミング必要条件を満すために選択された
特定のＭＯＳ回路実施例を明瞭にするため別の記法が含
まれている。第１８Ａ図は第１７図に現われる５個の異
なるインバータとその各々の等価ＭＯＳ回路を図示する
。同様に第１８Ｂ図は、５個の対応するＮＡＮＤゲート
形式と関連する等価ＭＯＳ回路を図示し、第１８Ｃ図は
５個の対応するＮＯＲゲート形式とその等価ＭＯＳ回路
を図示する。第１８Ａ−Ｃ図の各々に示されている個個
の異なる形式のＭＯＳ回路は以下の通りである。内部記
号のない論理記号５５２は従来の負荷比回路である。１
個の数字記号１、２又は３を有する論理記号５５３はク
ロツク付負荷φＩを有する論理機能のダイナミツクな実
施を示しここでＩは記号である。 この形式の回路は低電力消費及びゲートバイアス電圧Ｖ
ＧＧを必要としないアレイに用いる供給線路（ＤＣ電圧
及びクロツク）の数を減らすために用いられる。２個の
数字記号１Ｊを有する論理記号５５４はφの余充電と条
件放電φＪを有する特殊なレシオレス形式回路を用いた
論理機能の実施を示しここでＩ及びＪは集合（１、２、
３）のうちの要素であり条件は導通の論理条件である。 この形式の回路は電力を減らすため、セル寸法を小さく
するためそして又は回路速度を増加するために用いられ
る。記号Ｇを有する論理記号５５５は以後詳細に説明す
るブート・ストラツプ負荷回路を用いた論理機能を実行
するものとして参照される。最後に記号０Ｄを有する論
理記号５５６はドレイン開放回路を用いた論理機能の実
施を意味する。この形式の回路はワイヤ０Ｒ論理に用い
られ、ここでいくつかの結合された論理ゲートのうち１
個のみが負荷を必要とする。データ・プロツク２０４の
論理及び回路説明データ・プロツク２０４はＡレジスタ
２１１、Ｂレジスタ２１２、Ｃレジスタ２１３、ＦＡＦ
ＬＡＧデータ記憶レジスタ２２６、及びＦＢＦＬＡＧデ
ータ記憶レジスタ２２７を含むランダム・アクセス形式
のメモリ・アレイ・シフト・レジスタ装置２０６と１０
進のデータ算術論理装置２０７及びＦＬＡＧ論理装置２
２９を含む。メモリ・アレイ・シフト・レジスタ装置２
０６は、１２×１４のアレイすなわち電荷記憶セル１０
の１２×１４のアレイ、すなわちマトリクス５４６とダ
イナミツク・シフト・レジスタ遅延回路２１４を操作す
るコミュテータ装置５４５を含む。電荷記憶セル１０及
びダイナミツク・シフト・レジスタ遅延回路２１４のマ
トリクス５４６は３つの１３数字の数及び２６個の２進
数ＦＬＡＧに対する並列シフト記憶装置を与える。コミ
ユテータ装置５４５は、各中間シフト・レジスタ・セル
５４１の出力を次のシフト・レジスタ・セル５４１の入
力に直列に結合することにより直列に配置された１２個
のシフト・レジスタ・セル５４１（第１９図に詳細に図
示されている）を含む。この様にしてシフト・レジスタ
・セル５４１は共通の読取り書込み制御信号を連続的に
マトリクス（記憶アレイ）５４６の隣接する行へ分配す
ることが出来る。アレイの１４列の各々に対し１個の入
力と１個の出力を有する１３ビツト長の１４個の並列に
シフトするシフト・レジスタの所望の特性に対応する回
転の安定な像の交換を行うためには、交換回路に別の装
置５４７，５４４を設ける。ＮＡＮＤ回路５４７及び遅
延素子５４４は回転に対する１個以上の読取り書込み制
御の循環に対応する多重モード振動を取り除く。シフト
レジスタ・セル５４１の等価ＭＯＳ回路は第１９図に図
示されている。各シフト・レジスタ・セル５４１は通常
の６個のＭＯＳトランジスタ・シフト・レジスタ・ビツ
ト部を含みさらに従来の負荷回路と比較してすぐれた過
渡応答を与えるために容量性ブート・ストラツプ効果を
用いた負荷回路５４８を含み、読取り書込み制御パルス
の時間間隔をクロツクφ２の時間間隔に制限するセル５
４３及びキル回路５５１からのＲＰパルス付勢５５０を
含む。セル５４３の回路は第２０図に詳細に示され、セ
ル５４３の回路はクロツクφ２からの入力を有する二重
反転増幅器回路によりタイミング・パルスＲＰを発生す
る。再び第１７図を参照すると、Ａデータ・セレクタ・
ゲート２１９、Ｂデータ・セレクタ・ゲート２２０及び
Ｃデータ・セレクタ・ゲート２２１は各々Ａレジスタ２
１１（列Ａｌ，Ａ２，Ａ４及びＡ８）、Ｂレジスタ２１
２（列Ｂｌ，Ｂ２，Ｂ４及びＢ８）及びＣレジスタ２１
３（列Ｃｌ，Ｃ２，Ｃ４及びＣ８）の駆動人力装置であ
る各セレクタ・ゲート５１０，５１１，５１２に結合さ
れる。 Ａレジスタ２１１．Ｂレジスタ２１２及びＣレジス夕２
１３の出力装置５３６，５３７，５３８の各各は１ビツ
トダイナミツク・シフト・レジスタ遅延回路２１４を通
してデータ・セレクタ・ゲート２１９の通常人力ＮＡ、
データ・セレクタ・ゲート２２０のＮＢ及びデータ・セ
レクタ・ゲート２２１のＮＣに戻つて循環路を完成する
。通常路に加えて、Σデータ・セレクタ・ゲート２１８
はＡデータ・セレクタ・ゲート２１９のΣＡ制御又はＢ
データ・セレクタ・ゲート２２０のΣＢ制御又はＣデー
タ・セレクタ・ゲート２２１のΣＣ制御により選択可能
である。これらの路に加えて、遅延セル２１４を通して
伝送されるＡレジスタ２１１及びＢレジスタ２１２の出
力装置５３６，５３７は第３図に関して前述した様にΣ
Ａ及びΣＢ制御と組合せた交換制御部により各々Ｂデー
タ・セレクタ・ゲート２２０及びＡデータ・セレクタ・
ゲート２１９を付勢するごとが可能である。通常のΣの
全て及び交換制御部はΣデコーダ１９１Ｃによりデータ
・セレクタ・ゲート２１９，２２０，２２１に与えられ
る。ダイナミツク・シフト・レジスタ遅延回路２１４の
最初の半分により遅延されたＡレジスタ２１１の出力装
置５３６とＣレジスタ２１３の出力装置５３８はＵデー
タ・セレクタ・ゲート２１５により加算器２１７のプラ
ス側に選択される（通常ここのみに）。 同様に、ダイナミツク・シフト・レジスタ遅延回路２１
４の最初の半分により遅延されたＢレジスタ２１２の出
力装置５３７と装置５２４により発生された定数ＮはＶ
データ・セレクタ・ゲート２１６により加算器２１７の
マイナス側に選択される（通常ここのみに）。排他０Ｒ
回路５５４は、ノード５５におけるその通常（加算）極
性に関して、加算器２１７へのＶ入力の補数の条件的に
取るため又前記補数条件が命令レジスタ１９０の出力５
０３からの減算指令である場合に利用される。Ｕデータ
・セレクタ・ゲート２１５からのＵ出力５５２と排他０
Ｒ回路５５４からの条件的に補数を取られた出力５５５
は、２進和Ｕに加えることのノード５５８における条件
的に補数を取られたＶとノード５５９における２進桁上
げ信号を発生するために桁上げ入力５５７と共にリプル
桁上げ加算セル５５６により加算される。ノード５５８
で発生した２進数和とノード５５９で発生した桁上げは
論ノ理装置５６３によりＣＫ制御部５６４とＣＢＲＳ制
御５６５の状態に応じて、１０進数和及びＴ加算器ノー
ド５６０と内部数字桁上げノード５６１における桁土げ
に補正される。 制御部５６４，５６５は２進化１０進法（ＢＣＤ）演算
ではなく２進法コードを選択するためかつレジスタ・デ
ータ循環の選択されたフイールドにおける内部数字桁上
げをプロツクするために用いられる。Ｔ加算器５６３の
出力５６０はノーシフト（ＮＳ）又はリプル桁上げ加算
セル（遅延素子）５５６と左シフト（ＬＳ）Σ路のどち
らかを通してΣデータ・セレクタ・ゲート２１８により
選択可能である。 Σデータ・セレクタ・ゲート２１８はまた入力５５２に
おいて反転されたＵと反転されたｖ入力５５３を用いる
ことにより右シフト路も可能にする。Σゲート制御回路
５２７は左又は右シフト指令をΣデータ・セレクタ・ゲ
ート２１８の左又は右チャネルに伝送し、左シフト又は
右シフト指令の両方が存在しない場合には、ノ一・シフ
ト路を付勢する。さらに、左シフト指令が存在する場合
は、Σゲート制御回路５２７は、最初の数字をプロツク
してマスクされた最小桁数字におけるＯの挿入を保証す
るために、左シフト遅延素子５６６により用いられる数
字マスク制御用の出力５２６の先縁探知を発生する。算
術論理装置２０７のレジスタ操作論理部と大体同じＦＬ
ＡＧ論理装置２２９はデータ記憶アレイ２０６により発
生された循環路を完成する・ＦＡ記憶セル５６８とＦＢ
記憶セル５６９の出力装置はＦＬＡＧ論理装置２２９の
ＦＡＦＬＡＧ演算論理ゲート５１９とＦＢＦＬＡＧ演算
論理ゲート５２０への通常循環入力であり、かつジアッ
プ条件回路１９２中のＦＬＡＣ選択ゲート５７０へ伝送
される。 数字マスク・デコーダ１９５Ｂからの出力であるＦＬＡ
Ｇ指令入力５１８は、命令レジスタ５０３、（ＦＡ又は
ＦＢ）のＳＵＢビツトによりかつＦＬＡＧマスク・デコ
ーダ１９５ＡからのＦＭＳＫ制御信号５１９′により（
１３のタイム・スロツト又は状態のうちから１個を選択
する）特定のＦＬＡＧがアドレスされた場合にセツト・
りセツト又はトグルされることが可能である。さらに、
同じタイム・スロツト（ＦＭＳＫ）のＦＬＡＧ（７）Ｆ
Ａ及びＦＢ対は数字マスク・デコーダ１９５Ｂからの出
力であるＦＬＧ指令５１８により交換される。ＦＡ及び
ＦＢＦＬＡＧ演算論理ゲート５１９，５２０はＦＬＡＧ
に対する中間ゲートを完成するため各々ＦＬＡＧデータ
記憶アレイ入力装置５０５，５０６にＦＬＡＧゼータを
与える。制御プロツク２０２の論理及び回路説明 制御プロツク２０２は命令レジスタ１９０．Ｒテコーダ
１９１Ａ、制御デコーダ１９１Ｂ、Σデコーダ１９１Ｃ
及びジアップ条件回路１９２を含む。 命令レジスタ１９０は１１個のコンバータ５７５の組を
含み、その入力はブート・ストラツプＮＡＮＤゲート５
７１により命令サイクル当り１回プログラム・フロツク
ＲＯＭ２Ｏ８のデータ出力５０２からサンプルされる。 他のデコーダと共に第１７図に図示されて（・るＲ、制
御及びΣデコーダ１９１は、デコーダは完全には発生さ
れないことを除けば構造的に読取り専用（ＲＯＭ）デコ
ーダ／エンコーダ回路と同じであるプログラム可能な論
理アレイに実施される。すなわち、Ｎビツト・アドレス
ＲＯＭでは２Ｎ個の位置がデコードされるが、ＰＬＡで
は所望の状態のみがデコードされる。例えば、第２１図
に図示されて（・るＰＬＡを考える。真及び補数の両極
性のＡ及びＢ入力５７１″は両方ともＰＬＡの最初の半
分（デコーダ）に与えられる。この例では、４個の積項
（デ゛コータ出力）５７２は第２（エンコーダ）アレイ
への入力として与えられる。デコーダ・ゲート５７２″
とエンコーダ・ゲート５７３の回路は同様の分岐ゲート
である。すなわち論理ＮＡＮＤゲートである。しかしな
がら、ＮＡＮＤ−ＮＡＮＤ論理はＡＮＤ−０Ｒ論理に還
元されるため、特定の入力に対する特定の積項の依存性
が例えば５７４に示す様に接合部における丸であられさ
れる場合にはＰＬＡ回路実施を記述するため積和記法を
用いるのが便利である。ＭＯＳ実施例の加工中に用いら
れるプログラム可能なゲート・マスクにより、丸は又Ｍ
ＯＳゲートの物理的配置に対応する。デコーダ（ＰＬＡ
）に対する上述の記法に従つてΣデコーダ１９１Ｃは、
命令レジスタ１９０の出力５０３からのΣＡ及びΣＢ入
力から得られる出力５０９の制御と及びＲデコーダ１９
１ＡからのＥＸ交換指令用の出力５０４と数字マスク・
デコーダ１９５Ｂからの数字マスク用の出力５２６をデ
コードするために４項デコーダ回路５７８と４線路出力
エンコーダ部５７９を有する。 同様にＲデコーダ１９１Ａは命令１９０のＲフイールド
２３４の出力５０３を７項デ゛コード・アレイ５８１と
５線路出力エンコーダ・アレイ５８２を用いてＵＶ指令
ＣＵ，ＡＵ，ＢＶ及びＥＸ用の出力５０４とＲ７ＷＡＩ
Ｔ条件コード５８０に変換する。Ｒデコード・マトリク
ス５８１の全ての項は出力５０３における命令レジスタ
１９０のＩビツト２３０の真状態によりかつ反転された
状態のＦＬＡＧ信号５２５により条件づけられる。制御
デコーダ１９１Ｂはキーボード条件を示す出力５１３、
キーボードＷＡＩＴを示す出力５１５及び左シフト右シ
フトを示す出力５１７の特定のキーボード命令に対する
命令の制御をデコードする。制御デコーダ１９１Ｂは１
２項デコーダ５８３と９線路出力エンコーダ・アレイ５
８４を用いる。ジアップ条件回路１９２は、キーボード
条件セレクタ・ゲート５１４、桁上げ借入れセレクタ・
ゲート５２８及びＦＬＡＧテスト及び比較ゲート５７０
からの入力をラツチのＳＥＴ側に交叉結合をしたラツチ
回路５８４と、ラツチのりセツト側へのタイミング入力
５８５と、ジアップ指令をデコードしジアップ条件が真
の場合にジアップ条件制御用の条件出力５０７をジアッ
プゲート５０８に付勢するゲート回路５８６とを含む。
タイミング・プロツク２０３の論理及び回路説明タイミ
ング・プロツク２０３はクロツク発生器１９３、状態及
び数字タイミング発生器１９４、数字及びＦＬＡＧマス
ク・デコーダ・アレイ１９５及びキー入力論理部１９６
を含む。 計算器装置の全てのタイミング情報は約２５０ＫＨｚの
方形波発生器又は発信器（第１７図に図示したモノリシ
ツク半導体装置にとつては外部）により与えられる。 第１７Ｘ図のφ端子５３０により示すように入カクロツ
ク・リードＣは外部クロツク信号をモノリシツク計算器
装置に印加する装置を与える。第１７Ｘ図に示した基本
クロツクと第１７Ｚ図に示した３位相クロツクは両方と
もモノリシツク半導体装置に組込まれる。方形波φは第
１７Ｘ図の基本クロツク回路により直ちに各各５３１，
５３２で反対極性の半分の周波数の方形波φＢ１とφＢ
２に分割される。２位相クロツク出力φＢ１とφＢ２は
また３ビツト・リング・カウンタ５８８により分割され
て、第１７図の計算器装置実施例の全ての論理及び回路
素子の基本クロツク・システムとしての３位相クロツク
φ１Ｌ，φ２Ｌ，φ３Ｌを５３３，５３４，５３５で与
える。 状態及び数字のタイミング信号を発生するタイミング発
生器１９４は状態カウンタ５８９、数字カウンタ５９０
、状態数字比較器５９１、状態デコーダ５９２及び数字
デコーダ５９３を与えるためにダイナミツク・シフト・
レジスタ素子とＰＬＡ論理部を用いている。 再びコード化された状態デコーダ出力５９４は他の機能
素子に分配されて６つの独立なタイミング母線の各々の
状態タイミングの任意な選択を行う装置を与える。状態
デコーダ出力５９５は又第１７図の他の回路素子により
必要とされるように分配される。数字フイード・バツク
・シフト・レジスタの正しいフイード・バツクを得るた
めの装置を設けることに加えて、数字デコーダ５９３の
出力は数字出力走査器１９７を駆動する。ここで第１７
１図のＰＬＡが、数字表示を行うにあたつて小数点の桁
を探しそれを表示するための情報を第１７Ｅ図に示すセ
グメント出力デコーダ１９８に送るためのアレーとして
用いられる。ＦＬＡＧマスク・デコーダ１９５の１３の
積項は、出力５０３における命令レジスタ１９０のＲ及
びΣフイールド２３４，２３５の各々からのＦＬＡＧア
ドレスを、状態カウンタＳのＳＡｌＳＢ．ＳＣ及びＳＤ
入力からデコードされた１から１３までの状態に対応さ
せるために用いられ、ＦＬＡＧ演算のタイミング・アド
レスのようにＦＬＡＧ演算論理ゲート５１９，５２０に
ゲートされるＦＬＡＧアドレシング信号ＦＭＳＫを５９
６に発生させる。 同様に、数字マスク・デコーダ１９５Ｂは出力５０３に
おける命令レジスタ１９０のＭフイールド２３２に関連
してかつ状態カウンタ５８９から数字マスク信号５２６
を与える。この方法で６つの異なるマスクの各々に対す
る状態とマスクの間の任意のセツト、りセツト関連対応
が得られる。数字マスクに加えて、数字マスク・デコー
ダ１９５ＢはＦＬＡＧ制御の出力５１８、右シフト制御
の出力５２９及び定数Ｎ発生用出力５２４のデコードを
行う。出力プロツク２０５の論理及び回路説明 セグメント出力サブ・システム１９８はデータ記憶アレ
イ２０６の出力装置５３６をバツフアする遅延素子５４
２と、セグメント・デコーダ（ＰＬＡ）６０１、及び１
１デコード・セグメント出力信号を有する端子５７６を
駆動する出力バツフア回路６０２を含む。 セグメント・デコード・アレイは選択再結合用の数字情
報をデコードする装置のための１０個の積項を有する、
すなわち数字セグメント出力６０２′のコード化と、Ｆ
ＬＡＧ情報（例えば、エラー又はマイナス符号）をデコ
ードする積項及びＯ消去を行うための積項とフイード・
バツク信号６０３である。数字出力走査器１９７は、内
部数字ブランキング能力用の数字ＢＬＡＮＫ信号６０６
により数字デコーダ５９３の出力をプロツクする１１個
の２入力ＮＡＮＤゲート６０４と、前述したようにキー
ボード及び表示部の走査を行う端子５７６を駆動する出
力バツフア回路６０５とを含む。 プログラム・プロツク２０１の論理、回路及びプログラ
ム説明前述したように、プログラム・プロツク２０１は
プログラム・カウンタ（ＰＣ）２０９と読取り専用メモ
リ（ＲＯＭ）２０８とを含む。 プログラム・カウンタ２０９と読取り専用メモリ２０８
の両者は各命令に要するアドレス修正を行ない、制御プ
ロツク２０２に、例えば、記述した実施例では命令レジ
スタ（ＩＲ）１９０への１１−ビツト入力を与える。現
在の命令に要するアドレス修正は、ＷＡＩＴ操作に対す
る無修正、通常の増加操作に対する２進数の１を加える
こと、及び実行されないジアップ操作、又は実行される
ジアップ操作に対しては命令レジスタ１９０からの９ビ
ツトをプログラム・カウンタの全９ビツトと置き換える
ことのどれかである。 ＷＡＩＴ操作に対する無修正及び通常増加操作に対する
２進数１の加算及び実行されないジアップ操作は、プロ
グラム・カウンタ２０９のＬＳＤ出力６５２を再循環さ
せるか又はＬＳＤに１を加えてそれをプログラム・カウ
ンタ２０９のＭＳＢに循環させるかの各々どれかである
タイミング・プロツク２０３中のキー入力論理部１９６
からプログラム・カウンタ２０９のＭＳＤへ直列入力６
５１を送ることにより満足される。どちらの場合でも循
環は命令サイクルと同期している。実行されるジアップ
演算に対しては、命令レジスタ１９０からの９ビツトを
全９−ビツト・カウントと置き換えることは命令サイク
ルの状態Ｓｌ２の間に同時にプログラム・カウンタ２０
９の全てのビツトの入力６５３にジアップ条件回路１９
２の出力により命令レジスタ１９０の出力５０３を並列
にストローブすることにより満足される。制御プロツク
の命令レジスタ１９０への命令語の出力は、状態Ｓｌ３
の間に各命令サイクル毎に命令レジスタ１９０に新な入
力を与えるＮＡＮＤゲート６５４によりストローブされ
る。プログラム・カウンタ２０９の直列循環はＳ３から
Ｓｌ２の間にＮＡＮＤゲート６５５によりクロツクされ
る従来のシフト・レジスタ・ビツト６５６により与えら
れる。ＲＯＭはビツト当り５個のＮＡＮＤゲートのアレ
イ又は全部で５５個のＮＡＮＤゲートを駆動する命令レ
ジスタ１９０のビツト出力５０３毎に６４個の内の１個
を取り出すデコーダを含む。これらの５個のゲートのう
ちの１個は各才＊ビツトに対し５個のうちから１個を取
り出すエンコーダによりアドレスされる。それ故、最大
で３２０個の１１ビツト語の記憶装置が設けられ、任意
の１語のランダム・アドレシングに対して選択（デコー
ド及びエンコード）される。本計算器実施例のプログラ
ム・プロツク２０１は固定プログラムを記憶するための
プログラム可能な読取り専用メモリ２０８を含む。別の
実施例では、しかしながら、読取り専用メモリ２０８に
置き換わる読取り書込みメモリが、記憶されたプログラ
ムを連続的に変化する装置を与え、それ故計算器装置の
演算を変化させることが可能である。計算器演算用のプ
ログラムをメモリに常駐させておくことにより計算器演
算を行うことが可能であるが、可変機能計算器装置の１
実施例におけるプログラム処理に対応するフロー・チヤ
ートを第２２Ａ乃至２２Ｔ図に図示する。 又、計算問題をキーボード操作により解く操作手順の例
を第Ｖ表に示す。第２２図を参照すると、計算器プログ
ラム論理の流れは以下の通りである。 第２２Ａ図はフロー・チヤート記法の鍵を与える。 箱の形は様々な種類の命令を区別するために用いられ箱
の中の記号は指定された種類内の特定の命令を指定する
ために用いられる。円記号はラベル、例えば第２２Ａ図
のＧＯ及びＣＯＮＴとして用いられる。 長方形は代入を表わす。レジスタ操作には、数字マスク
を表わす添字と共に矢印が用いられる。フラツグ操作に
は、余分な線を有する長方形が用いられ、修正されるフ
ラツグの記憶又は英数字識別と共に命令が与えられる。
楕円記号は、テスト・フラツグ、比較フラツグ、及び比
較レジスタ命令を含む全てのテスト操作に対して用いら
れる。ひし形はブランチ条件命令に対して用いられ、指
示された条件は先行するテスト又はレジスタ（桁上げ／
借入れ）操作に関連する。１６進記号はＷＡＩＴ操作に
用いられる。 ＷＡＩＴ条件に加えて、例えば１加算のような関連演算
のＤｌｌ又はＫＮが指示されている。第２２Ｂから２２
Ｔ図においてフローチヤートの各ステツプに記載されて
いる三桁の１６進コードの数字は読取り専用メモリ（Ｒ
ＯＭ）２０８に記載された対応するＩＲコードのＲＯＭ
位置（ＰＣ値）を表わす。第２２Ｂ図を参照すると、４
つの基本演算（±、＝、×、÷）ルーチンを結合し、フ
ラツグ・テストにより現在の操作と以前の操作状態を決
定し、図示した決定ツリーを更新する基本制御ルーチン
が示されている。 第２２Ｃ図を参照すると、クリア・エントリ一（ＣＥ）
、小数点（ＤＰＴ）、クリア（Ｃ）、及びデータ・エン
トリ一のルーチンが示されている。 クリアは０００から００３に配置され全てのフラツグと
Ａ及びＣレジスタをクリアする装置を与えてＬＯＣＫに
復帰する。クリア入力は位置０５８にあり、Ａレジスタ
と関連するフラツグをクリアするため０２１のＤ２ルー
チンヘブランチする。データ・エントリ一は数字キーの
入力と小数点スイツチ・ルーチンの制御ルーチンであり
、位置０１Ｅに始まる。第２２Ｄ図を参照すると、全て
の瞬間的なキーボード入力の静止（開放回路）をテスト
することにより二重キー入力と単一操作エントリ一の多
重実行を防止する装置を与えるＬＯＣＫで全ての操作ル
ーチンは終結する。 ＬＯＣＫは位置００４から００８にあり、静止用のＤＬ
Ｅにブランチする。位置００９から０１０の２つのＷＡ
ＩＴル一プでは、ＤＬＥは先縁キー振動と過渡雑音を打
消す装置を与える。第２２Ｅ図を参照すると、０ＰＮは
どの操作が要求されているかを決定するためにキーボー
ド操作入力（ＫＯキー）を間合わせる装置を与える。 これはブランチ条件命令のリストによりなされ、その実
行順序は数字走査出力へのキー接続の順序に対応し、Ｗ
ＡＩＴＤｌｌ命令により走査サイクルに問合せを同期し
、ＷＡＩＴ命令にともなうＫＯ→ＣＯＮＤによりキーボ
ード入力の状態の条件ブランチを可能にする。０ＰＮは
ＲＯＭの０１１と０１Ｄに配置され、以前のジアップが
実行されない場合には、数字入力用のデータ・エントリ
一のジアップで終結する。 第２２Ｆ図を参照すると、ＮＢＲは数字キーボード入力
、例えば数字キーと小数点位置スイツチを問合わせ、走
査・コード化する装置を与える。 これは待機の各命令サイクルに対してＡの仮数から「１
」を減算するために（Ａ−１Ａ）により位置０３Ａの単
一命令ＷＡＩＴ（Ｄｌｌ＋ＫＮ）によりなされる。第２
２Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ、及びＭ図を参照すると加算
／減算（ＡＳ）と予備正規化（ＰＲＥ）が示されている
。 これらのルーチンは加算又は減算の実際の実行に加えて
様々なテスト及び形式化処理を含む。第２２Ｎ，０，Ｐ
，Ｑ，Ｒ，Ｓ及びＴ図を参照すると乗算／除算（ＭＤ）
と事後正規化（ＰＯＳＴ）が示されている。 これらのルーチンは、所望の機能を実施するためにシフ
ト、テスト、及びカウント処理と組合せた繰り返し加算
及び減算を用いている。第２３図は本実施例の上述した
信号と機能及び現在の集積回路技術のパツケージ技術と
の間の実際の関連を図示する。 例えば、本実施例の入／出力端子は、従来のＤＩＰプリ
ント回路基板処理使用により本装置をよりアクセス可能
な装置にするために線導体及び熱圧縮結合を用いたセラ
ミツク又はプラスチック・パツケージ・リード・フレー
ムに結合される。本発明の計算器装置の記述したＭＯＳ
実施例では、正期の操作状態ではＶＳＳ−ＶＤＤとＶＤ
Ｄ−ＶＧＧは例えば名目７．２ボルト（最大８．１ボル
ト、最小６．６ボルト）である。 クロツク（φ）周波数は名目２５０ＫＨｚ、最小２００
ＫＨ２、最大３３０ＫＨｚである。非計算器機能用計算
器装置のプログラミング本発明の計算器装置は前述した
卓上計算器機能以外の機能を実行するためにプログラム
されるという点で可変機能計算器である。 本装置の可変機能性は、装置に用いられるプログラム可
能な読取り専用メモリとプログラム可能な論理アレイの
ような種々のサブシステムのプログラム可能性により基
本的には与えられる。上述したように、これらのプログ
ラム可能なサブシステムは、ＭＯＳ又はＭＩＳ実施例の
製造中に単にゲート絶縁体マスクを修正することにより
任意にプログラムされる。別な計算器実施例では、キー
ボードの別なキーそして又はＲＯＭに記憶された別なプ
ログラムを用いた多数の別な機能は、例えば、右シフト
、交換演算、平方根、指数演算、対数演算、二重及び三
重のＯ操作、及びキー順序確認を含む装置を提供するこ
とが可能である。本発明の計算器装置は種々の実施例で
プログラム制御、データ制御算術及び論理装置及び入／
出力サブシステムを含むが、非計算器機能を実行するよ
うにプログラムしてもよい。 例えば、計算器装置はデジタル・ボルト・メータ、事象
計数、メータ・スムージング、タクシ一料金メータ、オ
ドメータ、重量測定用スケール・メータ等のようなメー
タ機能を実行するようにプログラムしてもよい。本装置
は又制御器として作用するキヤツシユ・レジスタ操作、
算術テイーチング装置、時計、表示デコーダ、自動車ラ
リ一・コンピユータ等を実行するようにプログラムして
もよい。以上に実施例の説明で述べたように、本発明に
よれば次のような優れた効果を得ることができる。 （１）電子計算機の基本的機能を単一の半導体集積回路
に組込んだ汎用性のある電子装置を用いることにより超
小型の汎用性ある電子計算装置を得ることができる。（
２）電子装置の出力信号を多目的に使用しながらそのた
めの出力端子数を最小にすることができる。 （３）非常に小さな電子装置で、モノリシツク半導体集
積回路内のプログラム記憶回路に固定的に記憶されたプ
ログラムにより、計算器機能のみならず非計算器機能を
も可能とする種々の機能を持つことができる。 所望のプログラムは本半導体装置の製造工程中の印刷工
程におけるフオトマスクのようなマスクにより任意に設
定され得る。従つて本発明は非常に広い種々の分野に適
用され得るものである。本電子装置の使用者はこの半導
体集積回路を全体として単一の非常に小さなシステムと
して認識することができる。従つて計算機に親しみがな
かつた使用者でも本半導体集積回路をより大きな又はよ
り高いレベルのシステム内のサブシステムとして容易に
用いることができる。（４）新たなプログラムを有する
電子装置の設計サイクルを短縮することができる。 本発明によれば新たな機能を要する新装置は、プログラ
ム記憶回路用のマスクを変えることにより、モノリシツ
ク半導体回路の他の部分を基本的に変えることなく設計
することができる。新装置に普通必要とされる試験工程
は本質的に新たなプログラム記憶部のみにおいて行えば
よいことＸなる。従つて設計、プロトタイプ製作、試験
から製造への工程のサイクルは非常に短縮することがで
きる。（５）本発明の電子装置は、半導体製造技術によ
り大量生産することが容易である。 従つて製造コストを低減でき、本発明の電子装置の応用
分野を拡大することもできる。（６）固定的に記憶され
るプログラムにより種々の分野に適用され得る本電子装
置の大きさは数Ｍｕ平方以内に縮少され得、かつ（２）
項に述べた出力端子数を最小にすることＸ相俟つて端子
数を少くすることができるので、従来の２８ピン又は４
８ピンパツケージ内に納めることができる。 更に、本発明の電子装置を用いることにより可変機能固
定プログラム計算装置が、その重要部分である電子装置
が小型であることにより同様に小型化され得る。（７）
本発明に係る電子装置が構成されているモノリシツク集
積回路の大きさは、メモリ機能を２っの部分、即ち、読
取り専用メモリ（ＲＯＭ）のようなプログラム記憶回路
とランダムアクセスメモリ（ＲＡＭ）の様なデータメモ
リ回路とに分けることにより縮少化され得る。 この２つの異つた形式のメモリへの分離は半導体チツプ
の制限された面積の有効的な利用を可能とする。本発明
では半導体集積回路を絶縁ゲート型トランジスタで構成
することにより、モノリシツク集積回路内の集積密度を
バイポーラ型式のトランジスタよりも大にすることがで
きる。Ｓ）各種の分野に適用し得る電子装置の電気的信
頼度は、プログラムメモリ、データメモリ、制御回路、
算術論理装置、入力回路及び出力回路を小型のモノリシ
ツク集積回路内で構成しこれらを集積回路内で相互接続
することによつて又（２）項で述べたように出力信号を
多目的に使用することによつてパツケージピン及び接続
線の数が少くされることにより向上される。 パツケージピン及び接続線は、電気的雑音を拾い電子装
置の機能誤りを起させ得る好ましくない容量をもたらす
ものであるが、本発明によればパツケージピン及び接続
線の数を減らすことによりこれらの不都合を防止するこ
とができる。多相クロツク信号を供給するタイミング回
路がモノリシツク集積回路内で集積されているので本発
明に係る種々の回路はチツプ内でクロツク信号を受ける
ことができ、これにより又ピン及び接続線の数を減少さ
せることができる。 （１）各種の分野に適用し得る本電子装置の機械的信頼
性は、本願発明が用いられるシステムにおけるパツケー
ジピン及び接続線を少くすることにより向上させること
ができる。製造工程中におこる接続不良、断線等の問題
が減少するからである。また本発明を使用して計算装置
を構成した場合、その機械的信頼性も向上させることが
できる。０）本発明が適用されるシステム内のインタフ
エース回路用の集積回路チツプを減少させることができ
又その設計も容易に行うことができる。 即ち、若し電子装置が幾つかの複数の集積回路チツプに
より構成される場合には集積回路パッケージ間の接続に
おいてインタフエース回路用チツプが必要とされること
が多く、これらの集積回路チツプは幾つかのインタフエ
ース回路を通して動作することＸなる。本発明によれば
単一のチツプで各回路が構成されるのでインタフエース
回路用チツプを減少させることができシステム全体の設
計が容易となる。以上に述べた如く本発明によれば多く
の価値ある技術的な利点をもたらすことができ、かつ同
時に関連産業に対しても経済的利益をもたらすことがで
きる。 本発明のいくつかの実施例を詳細に説明したが、しかし
ながら、特定の実施例に対するこれらの説明は単に発明
の概念の下にある原理を説明するものである。 開示した実施例の様々な修正や本発明の他の実施例は、
本発明の範囲と要旨を逸脱することなく同業者には明ら
かであると考えられる。

【図面の簡単な説明】

第１図及び第２図は本発明の計算器装置を図示するプロ
ツク線図である。 第３図は本発明の計算器装置の１実施例のデータ・プロ
ツク２０４を機能的に記述したプロック線図である。第
４図はＦＬＡＧレジスタの動作を図示する該レジスタの
プロツク線図である。第５図は計算器装置の実施例に用
いられる基本指令語形式と命令地図である。第６図は計
算装置の基本命令サイクル・タイミングを図示するグラ
フである。第７図はキーボード及び表示走査の走査サイ
クル・タイミングを表わすグラフであり、走査サイクル
を命令サイクル・タイミング時間と関係づけるものであ
る。第８図はＡレジスタ、Ｂレジスタ、Ｃレジスタ、Ｆ
ＡＦＬＡＧレジスタ、ＦＢＦＬＡＧレジスタ及び表示部
のデータ形式を表わす図である。第９図は、入力感知プ
ログラムが過渡雑音、二重エントリ一前縁振動及び後縁
振動に対する防御を与えていることを示すキーボード・
プログラム・タイミングを表わすグラフである。第１０
図及び第１１図は本計算器装置と関連して用いられる１
例としての計算器キーボードを示す平面図である。第１
２図は数字走査回路への入出力接続を示す表示素子の回
路線図である。第１３図は本発明の実施例に関連して用
いられる表示部の代表的な表示字体を示す図である。第
１４図はセグメント駆動がいかにして本発明の実施例の
数字１駆動を含むかを示すグラフである。第１５図は本
発明の実施例における表示素子と走査回路との間のイン
ターフエース回路の回路線図である。第１６図は走査回
路への相互接続を含む、説明された計算器実施例に関連
して用いられるキーボードの回路図である。第１７図は
本発明の計算器装置の金属−絶縁体一半導体実施例の論
理回路線図であり、第１７Ａ図〜第１７Ｚ図を含む。第
１８Ａ図〜第１８Ｄ図は第１７図に示した種々の論理ゲ
ートの等価金属−絶縁体一半導体回路を示す線図である
。第１９図は第１７図の実施例に用いられるランダム・
アクセス・メモリ・アレイ・シフト・レジスタ装置のコ
ミユーテータに用いられるシフト・レジスタ・セルの等
価金属一絶縁体一半導体回路を図示する回路線図である
。第２０図は第１９図のシフト・レジスタ・セル用の金
属一絶縁体一半導体ドライバ回路を図示する回路線図で
ある。第２１図は第１７図の実施例に用いられるプログ
ラム可能な論理アレイ（ＰＬＡ）と等価な回路を図示す
る線図である。第２２Ａ図〜第２２Ｔ図は、浮動小数点
演算、入力ルーチン及び出力ルーチンを含む卓上計算器
機能を与えるため、計算器装置の実施例のプログラム可
能読取り専用メモリに記憶されたプログラムを示すフロ
ー・チヤートである。第２３図はキーボード、表示ドラ
イバ及び電源への端子相互接続を示すパツケージ化され
たモノリシツク構造体の平面図である。２０１・・・・
・・プログラム・プロツク、２０２・・・・・・制御プ
ロツク、２０３・・・・・・タイミング・プロツク、２
０４・・・・・・データ・プロツク、２０５・・・・・
・出力プロツク、２０８・・・・・・読取り専用メモリ
、２０９・・・・・・プログラム・カウンタ、１９０・
・・・・・命令レジスタ、１９１・・・・・・制御デコ
ーダ、１９２・・・・・・ジアップ条件回路、１９５・
・・・・・数字及びＦＬＡＧマスク・デコーダ、１９６
・・・・・・キー入力論理部、２０６・・・・・・ラン
ダム・アクセス・メモリ・シフト・レジスタ及びＦＬＡ
Ｇデータ記憶アレイ、２０７・・・・・・１０進算術装
置、２２９・・・・・・ＦＬＡＧ論理装置、１９８・・
・・・・セグメント出力デコーダ、１９７・・・・・・
数字走査器出力。

Claims (1)

【特許請求の範囲】
1. １ （ａ）複数の入力端子に接続された入力回路と；半
   導体集積回路の製造工程中のマスクによつてプログラム
   命令を固定的に記憶するアドレス可能なプログラム記憶
   回路と；上記プログラム命令に応答し、上記プログラム
   命令に従つて制御信号を発生する制御回路と；マルチビ
   ット語のコード化された情報を記憶するデータ記憶回路
   と；上記制御信号に従つて上記マルチビット語に対し並
   列算術論理演算を行い演算結果を供給する並列算術論理
   回路と；上記演算結果を第１群と第２群との２組の出力
   端子を介し出力する出力回路とを単一の半導体装置の中
   に含み、上記各回路が上記単一の半導体装置の中で相互
   回路接続されてなるモノリシック集積回路の電子装置と
   ；（ｂ）第１群および第２群の端子を有するキーボード
   と、（ｃ）第１群および第２群の端子を有する表示装置
   と、（ｄ）上記電子装置の第１群の出力端子を、上記キ
   ーボードの第１群の端子および上記表示装置の第１群の
   端子とに共通に接続し、上記キーボード及び上記表示装
   置が共通に走査されるようにした第１の接続装置と、（
   ｅ）上記電子装置の第２群の出力端子と上記表示装置の
   第２群の端子とを接続し、上記表示装置に上記出力回路
   からの情報を与える第２の接続装置と、（ｆ）上記電子
   装置の入力端子と、上記キーボードの第２群の端子とを
   接続し、上記キーボードの情報を上記入力回路に導入す
   る第３の接続装置と、を含む電子計算装置。