JPH07104998A - プログラムカウンタ - Google Patents
プログラムカウンタInfo
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- JPH07104998A JPH07104998A JP24765093A JP24765093A JPH07104998A JP H07104998 A JPH07104998 A JP H07104998A JP 24765093 A JP24765093 A JP 24765093A JP 24765093 A JP24765093 A JP 24765093A JP H07104998 A JPH07104998 A JP H07104998A
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Abstract
(57)【要約】
【目的】プログラムカウンタの複数のビットが同時にス
イッチングしないようにし、アドレスバスに接続される
ドライバに流れ込む電流の変化を抑える 【構成】このプログラムカウンタは、複数のバイナリ・
デジットのとなり合うデジット位置の間では不一致ビッ
トが常に１つになるような交番２進符号の順にカウント
動作をする交番２進化カウンタ２の出力、スタック（不
図示）とアドレスバスとからそれぞれ供給される分岐先
アドレスおよび割込みベクタのうちいずれか一方のアド
レスデータがマルチプレクサ１で選択される。この選択
結果がアドレスラッチ４に保持され、この保持されたア
ドレスデータがクロックＣＬＫに応答して供給されるご
とに交番２進カウンタ２がカウントアップしそのカウン
ト結果がマルチプレクサ１に次のアドレスデータとして
供給されるとともに、保持データはアドレスドライバ３
を介してアドレス出力端子５にも供給される。
イッチングしないようにし、アドレスバスに接続される
ドライバに流れ込む電流の変化を抑える 【構成】このプログラムカウンタは、複数のバイナリ・
デジットのとなり合うデジット位置の間では不一致ビッ
トが常に１つになるような交番２進符号の順にカウント
動作をする交番２進化カウンタ２の出力、スタック（不
図示）とアドレスバスとからそれぞれ供給される分岐先
アドレスおよび割込みベクタのうちいずれか一方のアド
レスデータがマルチプレクサ１で選択される。この選択
結果がアドレスラッチ４に保持され、この保持されたア
ドレスデータがクロックＣＬＫに応答して供給されるご
とに交番２進カウンタ２がカウントアップしそのカウン
ト結果がマルチプレクサ１に次のアドレスデータとして
供給されるとともに、保持データはアドレスドライバ３
を介してアドレス出力端子５にも供給される。
Description
【０００１】
【産業上の利用分野】本発明はプログラムカウンタに係
わり、特に命令メモリ領域を外部拡張できるマイクロプ
ロセッサに内蔵され、交番２進カウンタを用いたプログ
ラムカウンタに関する。
わり、特に命令メモリ領域を外部拡張できるマイクロプ
ロセッサに内蔵され、交番２進カウンタを用いたプログ
ラムカウンタに関する。
【０００２】
【従来の技術】従来、この種のプログラムカウンタを内
蔵したマイクロプロセッサにおける命令メモリのアドレ
ッシングの方法については、電子情報通信学会編、１９
８８年、オーム社発行の電子通信情報ハンドブック、１
５５６〜１５６７頁に記載されている。この刊行物によ
れば、プログラムカウンタ方式およびネクスタトアドレ
ッシング方式がある。このプログラムカウンタ方式と
は、プログラムカウンタ（ＰＣ）が次に実行すべき命令
のアドレスデータを保持する方式である。
蔵したマイクロプロセッサにおける命令メモリのアドレ
ッシングの方法については、電子情報通信学会編、１９
８８年、オーム社発行の電子通信情報ハンドブック、１
５５６〜１５６７頁に記載されている。この刊行物によ
れば、プログラムカウンタ方式およびネクスタトアドレ
ッシング方式がある。このプログラムカウンタ方式と
は、プログラムカウンタ（ＰＣ）が次に実行すべき命令
のアドレスデータを保持する方式である。
【０００３】この方式においては、通常は１つの命令が
実行されるたびごとにその内容に１が加えられるだけで
あるが、演算結果に対応して処理を変更するような条件
付き分岐命令の場合は、演算装置内の条件フラグにセッ
トされた値によってＰＣの変化量を変える。また、現在
実行中の処理を一時中断させる要求に対してもこのＰＣ
の変化量を変えることで対処している。
実行されるたびごとにその内容に１が加えられるだけで
あるが、演算結果に対応して処理を変更するような条件
付き分岐命令の場合は、演算装置内の条件フラグにセッ
トされた値によってＰＣの変化量を変える。また、現在
実行中の処理を一時中断させる要求に対してもこのＰＣ
の変化量を変えることで対処している。
【０００４】このＰＣは、次に読み出すべき命令が記憶
されている外部記憶装置のアドレスを確保するため、例
えば１６ビットのマイクロプロセッサではバイナリ・コ
ードの１６ビットで構成される。この場合、ＰＣの左半
分の８ビットを上位バイト、右半分の８ビットを下位バ
イトと称する。ＰＣの内容はマシンサイクルのはじめに
アドレスバスに送られた後に１だけインクリメントされ
るが、命令が１バイト単位で実行されることを考える
と、１バイト命令では＋１、２バイト命令ではインクリ
メントが２回実行されるから＋２、３バイト命令では同
様に＋３のインクリメントと見なすこともできる。
されている外部記憶装置のアドレスを確保するため、例
えば１６ビットのマイクロプロセッサではバイナリ・コ
ードの１６ビットで構成される。この場合、ＰＣの左半
分の８ビットを上位バイト、右半分の８ビットを下位バ
イトと称する。ＰＣの内容はマシンサイクルのはじめに
アドレスバスに送られた後に１だけインクリメントされ
るが、命令が１バイト単位で実行されることを考える
と、１バイト命令では＋１、２バイト命令ではインクリ
メントが２回実行されるから＋２、３バイト命令では同
様に＋３のインクリメントと見なすこともできる。
【０００５】すなわち、分岐命令以外の命令では、命令
実行中にＰＣの値をカウントアップするが、垂直型マイ
クロプロセッサの１命令は、１または複数バイトで構成
されるので、１命令実行する間にその命令長に相当する
回数だけＰＣのカウントアップを繰り返す必要がある。
したがって、この命令処理速度を高速にするためには、
ＰＣのカウントアップを高速に実行させればよい。
実行中にＰＣの値をカウントアップするが、垂直型マイ
クロプロセッサの１命令は、１または複数バイトで構成
されるので、１命令実行する間にその命令長に相当する
回数だけＰＣのカウントアップを繰り返す必要がある。
したがって、この命令処理速度を高速にするためには、
ＰＣのカウントアップを高速に実行させればよい。
【０００６】この従来方式のＰＣのカウントアップの動
作説明用の真理値表を示した図４を参照すると、説明を
容易にするために４ビット構成のＰＣの例が示してあ
る。すなわち、１０進数の０に対応する４ビットのバイ
ナリ・コード００００ｂから１０進数の１５に対応する
４ビットのバイナリ・コード１１１１ｂまで逐次カウン
トアップする。
作説明用の真理値表を示した図４を参照すると、説明を
容易にするために４ビット構成のＰＣの例が示してあ
る。すなわち、１０進数の０に対応する４ビットのバイ
ナリ・コード００００ｂから１０進数の１５に対応する
４ビットのバイナリ・コード１１１１ｂまで逐次カウン
トアップする。
【０００７】ネクストアドレス方式とは、命令メモリに
離散的に配置された命令コードのうち、次に実行すべき
命令コードが格納されたアドレスを指定するためのアド
レス情報を、実行中の命令コードの中にもつアドレッシ
ングの方式である。
離散的に配置された命令コードのうち、次に実行すべき
命令コードが格納されたアドレスを指定するためのアド
レス情報を、実行中の命令コードの中にもつアドレッシ
ングの方式である。
【０００８】ネクストアドレス方式の命令フィールドの
例を示す図５を参照すると、この図に示した命令フィー
ルドは、演算子と演算子１と演算子２とアドレス情報か
らなる。通常、アドレスの全ビットの値を命令コード中
には持たず、命令空間を複数のバンクに分割し、バンク
指定の命令と、演算子あるいは演算数と、バンク内のア
ドレス情報を持った命令とを組み合せて用いる。この方
式の場合、命令処理速度を高速化するにはアドレス演算
を高速に実行させればよい。
例を示す図５を参照すると、この図に示した命令フィー
ルドは、演算子と演算子１と演算子２とアドレス情報か
らなる。通常、アドレスの全ビットの値を命令コード中
には持たず、命令空間を複数のバンクに分割し、バンク
指定の命令と、演算子あるいは演算数と、バンク内のア
ドレス情報を持った命令とを組み合せて用いる。この方
式の場合、命令処理速度を高速化するにはアドレス演算
を高速に実行させればよい。
【０００９】
【発明が解決しようとする課題】上述した従来のプログ
ラムカウンタの場合、プログラムが連続的に進行すると
きに、プログラムカウンタのバイナリ・コードの複数の
ビットが同時にスイッチングする。再び図４を参照する
と、０１１１ｂから１０００ｂに遷移するときには、４
桁のビット全てが反転するスイッチングの状態が生じ
る。すなわち、１０進数の０から１、４から５、８から
９、１２から１３への各遷移時は２ビットが、２から
３、１０から１１への各遷移時は３ビットが、６から７
へ遷移時には４ビットがそれぞれスイッチングすること
が分かる。
ラムカウンタの場合、プログラムが連続的に進行すると
きに、プログラムカウンタのバイナリ・コードの複数の
ビットが同時にスイッチングする。再び図４を参照する
と、０１１１ｂから１０００ｂに遷移するときには、４
桁のビット全てが反転するスイッチングの状態が生じ
る。すなわち、１０進数の０から１、４から５、８から
９、１２から１３への各遷移時は２ビットが、２から
３、１０から１１への各遷移時は３ビットが、６から７
へ遷移時には４ビットがそれぞれスイッチングすること
が分かる。
【００１０】命令メモリ領域を外部拡張するための外部
アドレス出力端子において、前述したようにプログラム
カウンタの複数のビットが同時にスイッチングをした場
合、アドレスバスに接続されるドライバに流れ込む電流
の変化により、電源線および接地線の電位が変動し易く
なる。
アドレス出力端子において、前述したようにプログラム
カウンタの複数のビットが同時にスイッチングをした場
合、アドレスバスに接続されるドライバに流れ込む電流
の変化により、電源線および接地線の電位が変動し易く
なる。
【００１１】そのため、高速なスイッチングを行なうに
は電源端子および接地端子をそれぞれ複数個ずつ接続し
てその電位の変動を抑える必要があった。その結果、信
号用に割当てるピンを削減しなければならないという欠
点があった。
は電源端子および接地端子をそれぞれ複数個ずつ接続し
てその電位の変動を抑える必要があった。その結果、信
号用に割当てるピンを削減しなければならないという欠
点があった。
【００１２】一方、ネクストアドレッシング方式では、
同時にスイッチングするアドレスバスを少なくすること
は可能であるが、命令コードが命令メモリに離散的に配
置されているため、そのマイクロプロセッサのデバッグ
が困難であり、また、次に実行すべき命令コードが格納
されたアドレスを実行段階で確定するため、高速なマイ
クロプロセッサには向かないという欠点があった。
同時にスイッチングするアドレスバスを少なくすること
は可能であるが、命令コードが命令メモリに離散的に配
置されているため、そのマイクロプロセッサのデバッグ
が困難であり、また、次に実行すべき命令コードが格納
されたアドレスを実行段階で確定するため、高速なマイ
クロプロセッサには向かないという欠点があった。
【００１３】本発明の目的は、上述の欠点に鑑みなされ
たものであり、プログラムカウンタ方式のマイクロプロ
セッサにおいて、プログラムカウンタの複数のビットが
同時にスイッチングしないように交番２進カウンタを用
い、アドレスバスに接続されるドライバに流れ込む電流
の変化を抑えることによって電源線および接地線の電位
変動を減らし、かつ動作の処理速度の高速化を図ること
にある。
たものであり、プログラムカウンタ方式のマイクロプロ
セッサにおいて、プログラムカウンタの複数のビットが
同時にスイッチングしないように交番２進カウンタを用
い、アドレスバスに接続されるドライバに流れ込む電流
の変化を抑えることによって電源線および接地線の電位
変動を減らし、かつ動作の処理速度の高速化を図ること
にある。
【００１４】
【課題を解決するための手段】本発明のプログラムカウ
ンタの特徴は、外部装置との間で制御信号および所定の
データを入出力する入出力装置と、前記制御信号を生成
するためにシステム全体の動作を制御する制御装置と、
前記制御装置が前記入出力装置を介して前記所定のデー
タの書き込みと読み出しができる記憶装置およびこの記
憶装置から供給される前記所定のデータに演算処理理の
操作をする演算装置からなる中央処理装置とを有するマ
イクロプロセッサの前記制御装置に含まれ、かつ前記中
央処理装置が次に実行すべき命令のアドレスデータを保
持するプログラムカウンタにおいて、前記命令を連続的
に実行するときに前記プログラムカウンタの前記アドレ
スデータを構成する複数のバイナリ・デジットが同時に
スイッチングしないように動作する制御手段を備えたこ
とを特徴とする。
ンタの特徴は、外部装置との間で制御信号および所定の
データを入出力する入出力装置と、前記制御信号を生成
するためにシステム全体の動作を制御する制御装置と、
前記制御装置が前記入出力装置を介して前記所定のデー
タの書き込みと読み出しができる記憶装置およびこの記
憶装置から供給される前記所定のデータに演算処理理の
操作をする演算装置からなる中央処理装置とを有するマ
イクロプロセッサの前記制御装置に含まれ、かつ前記中
央処理装置が次に実行すべき命令のアドレスデータを保
持するプログラムカウンタにおいて、前記命令を連続的
に実行するときに前記プログラムカウンタの前記アドレ
スデータを構成する複数のバイナリ・デジットが同時に
スイッチングしないように動作する制御手段を備えたこ
とを特徴とする。
【００１５】また、前記制御手段は、前記複数のバイナ
リ・デジットのとなり合うデジット位置の間では不一致
ビットが常に１つになるようなカウント動作をする交番
２進カウンタおよびアドレスバスからそれぞれ供給され
る前記アドレスデータのうち、いずれか一方の前記アド
レスデータがマルチプレクサで選択され、この選択結果
がアドレスラッチに保持され、この保持された前記アド
レスデータがクロックに応答して供給されるごとに前記
交番２進カウンタがカウントアップし、そのカウント結
果が前記マルチプレクサに次のアドレスデータとして供
給されるとともに、前記保持データはアドレスドライバ
を介してアドレス出力端子にも供給されるように構成さ
れることにある。
リ・デジットのとなり合うデジット位置の間では不一致
ビットが常に１つになるようなカウント動作をする交番
２進カウンタおよびアドレスバスからそれぞれ供給され
る前記アドレスデータのうち、いずれか一方の前記アド
レスデータがマルチプレクサで選択され、この選択結果
がアドレスラッチに保持され、この保持された前記アド
レスデータがクロックに応答して供給されるごとに前記
交番２進カウンタがカウントアップし、そのカウント結
果が前記マルチプレクサに次のアドレスデータとして供
給されるとともに、前記保持データはアドレスドライバ
を介してアドレス出力端子にも供給されるように構成さ
れることにある。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の一実施例を示す回路図であ
る。ここでは説明を容易にするために４ビット構成のプ
ログラムカウンタとして説明する。図１を参照すると、
この図に示すプログラムカウンタは、複数のバイナリ・
デジットのとなり合うデジット位置の間では不一致ビッ
トが常に１つになるような交番２進符号の順にカウント
動作をする交番２進カウンタ２の出力、スタック（不図
示）とバスとからそれぞれ供給される分岐先アドレスお
よび割込みベクタのうち、いずれか一方のアドレスデー
タがマルチプレクサ１で選択される。この選択結果がア
ドレスラッチ４に保持され、この保持されたアドレスデ
ータがクロックＣＬＫに応答して供給されるごとに交番
２進カウンタ２がカウントアップし、そのカウント結果
がマルチプレクサ１に次のアドレスデータとして供給さ
れるとともに、保持データはアドレスドライバ３を介し
てアドレス出力端子５にも供給されるように構成され
る。なお、このプログラムカウンタは４ビットであるの
で、マルチプレクサ１、アドレスラッチ４、アドレス・
ドライバ３、およびアドレス出力端子５も各４個必要で
あるが、図面を見易くするためここでは各１個ずつにま
とめて図示してある。
る。ここでは説明を容易にするために４ビット構成のプ
ログラムカウンタとして説明する。図１を参照すると、
この図に示すプログラムカウンタは、複数のバイナリ・
デジットのとなり合うデジット位置の間では不一致ビッ
トが常に１つになるような交番２進符号の順にカウント
動作をする交番２進カウンタ２の出力、スタック（不図
示）とバスとからそれぞれ供給される分岐先アドレスお
よび割込みベクタのうち、いずれか一方のアドレスデー
タがマルチプレクサ１で選択される。この選択結果がア
ドレスラッチ４に保持され、この保持されたアドレスデ
ータがクロックＣＬＫに応答して供給されるごとに交番
２進カウンタ２がカウントアップし、そのカウント結果
がマルチプレクサ１に次のアドレスデータとして供給さ
れるとともに、保持データはアドレスドライバ３を介し
てアドレス出力端子５にも供給されるように構成され
る。なお、このプログラムカウンタは４ビットであるの
で、マルチプレクサ１、アドレスラッチ４、アドレス・
ドライバ３、およびアドレス出力端子５も各４個必要で
あるが、図面を見易くするためここでは各１個ずつにま
とめて図示してある。
【００１８】なお、交番２進カウンタ２は一般的な回路
であるので構成の説明を省略するが、図１のプログラム
カウンタ説明用の真理値表を示す図３を併せて参照する
と、前述した図４のタイミングチャートと比較して分る
ように、２進バイナリのカウント動作が、最下位桁から
１−２−４−８の重み付けをすると、００００ｂ，００
０１ｂ，００１０ｂ，…，１１１１ｂのように１０進バ
イナリの０，１，２，３，４，……，１５の順番に対応
してカウントアップするのに対し、交番２進動作は、上
述の１−２−４−８の重み付けによる順番でのカウント
アップとはならず、１０進バイナリの０，１，２，３，
４，……，１５の順番に対応させると、００００ｂ，０
００１ｂ，００１１ｂ，００１０ｂ，０１１０ｂ，０１
１１ｂ，０１０１ｂ，０１００ｂ，１１００ｂ，１１０
１ｂ，１１１１ｂ，１１１０ｂ，１０１０ｂ，１０１１
ｂ，１００１ｂの順にカウントアップする。
であるので構成の説明を省略するが、図１のプログラム
カウンタ説明用の真理値表を示す図３を併せて参照する
と、前述した図４のタイミングチャートと比較して分る
ように、２進バイナリのカウント動作が、最下位桁から
１−２−４−８の重み付けをすると、００００ｂ，００
０１ｂ，００１０ｂ，…，１１１１ｂのように１０進バ
イナリの０，１，２，３，４，……，１５の順番に対応
してカウントアップするのに対し、交番２進動作は、上
述の１−２−４−８の重み付けによる順番でのカウント
アップとはならず、１０進バイナリの０，１，２，３，
４，……，１５の順番に対応させると、００００ｂ，０
００１ｂ，００１１ｂ，００１０ｂ，０１１０ｂ，０１
１１ｂ，０１０１ｂ，０１００ｂ，１１００ｂ，１１０
１ｂ，１１１１ｂ，１１１０ｂ，１０１０ｂ，１０１１
ｂ，１００１ｂの順にカウントアップする。
【００１９】図１におけるプログラムカウンタの動作説
明用のタイミングチャートを示した図２を併せて参照す
ると、通常動作において、マルチプレクサ１は更新後の
交番２進カウンタ２の値を選択している。例えば、アド
レスラッチ４の出力する値が０００１ｂであるとする
と、この値が交番２進カウンタ２に供給され、交番２進
動作によって００１１ｂが出力される。この００１１ｂ
がマルチプレクサ１に供給されて選択され、次のクロッ
クサイクルでアドレスラッチ４にラッチされて、再びこ
の値が交番２進カウンタ２に供給されると、交番２進動
作によって次の００１０ｂになり、同様にこの動作を０
０００ｂになるまで１６回繰り返し一順する。
明用のタイミングチャートを示した図２を併せて参照す
ると、通常動作において、マルチプレクサ１は更新後の
交番２進カウンタ２の値を選択している。例えば、アド
レスラッチ４の出力する値が０００１ｂであるとする
と、この値が交番２進カウンタ２に供給され、交番２進
動作によって００１１ｂが出力される。この００１１ｂ
がマルチプレクサ１に供給されて選択され、次のクロッ
クサイクルでアドレスラッチ４にラッチされて、再びこ
の値が交番２進カウンタ２に供給されると、交番２進動
作によって次の００１０ｂになり、同様にこの動作を０
０００ｂになるまで１６回繰り返し一順する。
【００２０】分岐命令、あるいは割り込み処理の場合、
マルチプレクサ１はスタックあるいはバス等から供給さ
れる分岐先アドレスまたは割り込みベクタ等を選択し、
これらのアドレスデータがアドレスラッチ４に供給され
る。このとき、プログラムカウンタの、複数ビットの値
がスイッチングする組合せの入力アドレスデータが存在
する。
マルチプレクサ１はスタックあるいはバス等から供給さ
れる分岐先アドレスまたは割り込みベクタ等を選択し、
これらのアドレスデータがアドレスラッチ４に供給され
る。このとき、プログラムカウンタの、複数ビットの値
がスイッチングする組合せの入力アドレスデータが存在
する。
【００２１】例えば、プログラムカウンタの値が０１０
０ｂのとき分岐動作によりバスから１１００ｂのアドレ
スデータを選択すると、アドレスラッチ４にラッチされ
た後、次のサイクルでこの値が交番２進カウンタに供給
されるので、カウンタの値は０１００から１１０１にカ
ウントアップし、第１および第４ビット目がそれぞれ１
にスイッチングする。しかし、図２に示した「分岐動
作」のように分岐動作を２命令サイクルで実行させるこ
とにより、第１サイクル目の「アドレス出力端子のレベ
ル不安定」期間を避けて、第２サイクル目のアドレス出
力端子のレベルが安定してから命令コードを入力するこ
とによりアドレスドライバに流れ込む電流の変化を最小
に抑止できる。
０ｂのとき分岐動作によりバスから１１００ｂのアドレ
スデータを選択すると、アドレスラッチ４にラッチされ
た後、次のサイクルでこの値が交番２進カウンタに供給
されるので、カウンタの値は０１００から１１０１にカ
ウントアップし、第１および第４ビット目がそれぞれ１
にスイッチングする。しかし、図２に示した「分岐動
作」のように分岐動作を２命令サイクルで実行させるこ
とにより、第１サイクル目の「アドレス出力端子のレベ
ル不安定」期間を避けて、第２サイクル目のアドレス出
力端子のレベルが安定してから命令コードを入力するこ
とによりアドレスドライバに流れ込む電流の変化を最小
に抑止できる。
【００２２】前述したように説明を容易にするため４ビ
ット構成のプログラムカウンタで説明したが、ｎビット
構成も可能であることは勿論である。その場合、ｎビッ
トを交番２進符号化する方法と、プログラムカウンタを
複数のブロックに分割し、それぞれのブロックを交番２
進符号化する方法とがある。前者の場合、全ての命令領
域についてプログラムが論理的に連続して進行するとき
に、スイッチングするのは１ビットのみであり、一方、
後者の場合は、プログラムが論理的に連続して進行する
場合、分割したブロック毎に、前述したようにスイッチ
ングするビット数を制限することができ、回路規模も前
者に比べて簡素化できる。
ット構成のプログラムカウンタで説明したが、ｎビット
構成も可能であることは勿論である。その場合、ｎビッ
トを交番２進符号化する方法と、プログラムカウンタを
複数のブロックに分割し、それぞれのブロックを交番２
進符号化する方法とがある。前者の場合、全ての命令領
域についてプログラムが論理的に連続して進行するとき
に、スイッチングするのは１ビットのみであり、一方、
後者の場合は、プログラムが論理的に連続して進行する
場合、分割したブロック毎に、前述したようにスイッチ
ングするビット数を制限することができ、回路規模も前
者に比べて簡素化できる。
【００２３】
【発明の効果】以上説明したように、本発明の交番２進
カウンタを用いたプログラムカウンタは、プログラムが
論理的に連続して進行するときに、隣りあうビットが同
時に０から１に、あるいは１から０にスイッチングする
ことなく、常に各桁のうちいずれか１つのビットのみが
スイッチングするので、その出力信号であるアドレスデ
ータがそれぞれ供給される、複数のアドレスドライバが
同時にスッチングすることを避けることができる。した
がって、アドレスドライバに流れ込む電流の変化を最小
に抑えることができるので、電源線および接地線のレベ
ルが安定し、アドレスバスを高速にスイッチングするこ
ともできるので、このプログラムカウンタを内蔵するマ
イクロプロセッサを高速化できるという効果がある。
カウンタを用いたプログラムカウンタは、プログラムが
論理的に連続して進行するときに、隣りあうビットが同
時に０から１に、あるいは１から０にスイッチングする
ことなく、常に各桁のうちいずれか１つのビットのみが
スイッチングするので、その出力信号であるアドレスデ
ータがそれぞれ供給される、複数のアドレスドライバが
同時にスッチングすることを避けることができる。した
がって、アドレスドライバに流れ込む電流の変化を最小
に抑えることができるので、電源線および接地線のレベ
ルが安定し、アドレスバスを高速にスイッチングするこ
ともできるので、このプログラムカウンタを内蔵するマ
イクロプロセッサを高速化できるという効果がある。
【００２４】また、アドレスドライバに流れ込む電流の
変化を最小に抑えることにより、従来のように複数の端
子を電源端子および接地端子に割り当る必要もなくなり
接続ピンの効率的な使用ができ、あるいは、より接続ピ
ン数の少ないパッケージを用いることもできるという効
果も有する。
変化を最小に抑えることにより、従来のように複数の端
子を電源端子および接地端子に割り当る必要もなくなり
接続ピンの効率的な使用ができ、あるいは、より接続ピ
ン数の少ないパッケージを用いることもできるという効
果も有する。
【図１】本発明の一実施例を示すプログラムカウンタの
回路図である。
回路図である。
【図２】図１のプログラムカウンタの説明用タイミング
チャートである。
チャートである。
【図３】図１のプログラムカウンタ説明用の真理値表を
示す図である。
示す図である。
【図４】従来のプログラムカウンタ説明用の真理値表を
示す図である。
示す図である。
【図５】従来のプログラムカウンタ説明用のネクストア
ドレッシング方式の命令フィールドを示す図である。
ドレッシング方式の命令フィールドを示す図である。
１ マルチプレクサ ２ 交番２進カウンタ ３ アドレスドライバ ４ アドレスラッチ ５ アドレス出力端子 ２１，２３，２５，２７ インバータ ２２，２９，２ｃ，２ｈ，２ｉ ２入力ＮＯＲ ２４，２６，２ｅ，２ｆ ２入力ＯＲ ２８，２ｇ ２入力ＡＮＤ ２ａ，２ｂ，２ｉ，２ｊ，２ｋ ２入力ＮＡＮＤ ２ｄ ３入力ＯＲ ＣＬＫ クロック
Claims (2)
- 【請求項１】 外部装置との間で制御信号および所定の
データを入出力する入出力装置と、前記制御信号を生成
するためにシステム全体の動作を制御する制御装置と、
前記制御装置が前記入出力装置を介して前記所定のデー
タの書き込みと読み出しができる記憶装置およびこの記
憶装置から供給される前記所定のデータに演算処理理の
操作をする演算装置からなる中央処理装置とを有するマ
イクロプロセッサの前記制御装置に含まれ、かつ前記中
央処理装置が次に実行すべき命令のアドレスデータを保
持するプログラムカウンタにおいて、前記命令を連続的
に実行するときに前記プログラムカウンタの前記アドレ
スデータを構成する複数のバイナリ・デジットが同時に
スイッチングしないように動作する制御手段を備えたこ
とを特徴とするプログラムカウンタ。 - 【請求項２】 前記制御手段は、前記複数のバイナリ・
デジットのとなり合うデジット位置の間では不一致ビッ
トが常に１つになるようなカウント動作をする交番２進
カウンタから供給される前記アドレスデータおよびアド
レスバスからそれぞれ供給される前記アドレスデータの
うち、いずれか一方の前記アドレスデータがマルチプレ
クサで選択され、この選択結果がアドレスラッチに保持
され、この保持された前記アドレスデータがクロックに
応答して供給されるごとに前記交番２進カウンタがカウ
ントアップし、そのカウント結果が前記マルチプレクサ
に次のアドレスデータとして供給されるとともに、前記
保持データはアドレスドライバを介してアドレス出力端
子にも供給されるように構成されることを特徴とする請
求項１記載のプログラムカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765093A JPH07104998A (ja) | 1993-10-04 | 1993-10-04 | プログラムカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765093A JPH07104998A (ja) | 1993-10-04 | 1993-10-04 | プログラムカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104998A true JPH07104998A (ja) | 1995-04-21 |
Family
ID=17166648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24765093A Pending JPH07104998A (ja) | 1993-10-04 | 1993-10-04 | プログラムカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781523B2 (en) | 2001-03-30 | 2004-08-24 | National Institute Of Information And Communications Technology | Road traffic monitoring system |
-
1993
- 1993-10-04 JP JP24765093A patent/JPH07104998A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781523B2 (en) | 2001-03-30 | 2004-08-24 | National Institute Of Information And Communications Technology | Road traffic monitoring system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |